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vhdl 的查询结果
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技术资料 CPLD在多路高速同步数据采集系统中的应用
采用VHDL 语言设计，用CPLD 控制模/ 数转换电路， 完成多路模拟输入的高速同步数/ 模转换，具有容错和自检能力。CPLD 与处理器之间采用并行接口，具有很好的移植性、可靠性。
技术资料 CPLD 在多路高速同步数据采集系统中的应用
采用VHDL 语言设计，用CPLD 控制模/ 数转换电路， 完成多路模拟输入的高速同步数/ 模转换，具有容错和自检能力。CPLD 与处理器之间采用并行接口，具有很好的移植性、可靠性。
技术资料 SDRAM控制器中引文对照
SDR SDRAM控制器提供了一个符合工业标准的SDR SDRAM的简单接口，该控制器可以使用Verilog HDL 或者VHDL语言来实现，同时针对Altera的APEX构架进行了优化
可编程逻辑 基于CPLD FPGA的数字通信系统建模与设计
本书主要介绍了基于cpld/fpga的数字通信系统的设计原理与建模方法。从通信系统的组成、eda概述及建模的概念开始（第1～2章），围绕数字通信系统的vhdl设计与建模两条主线，讲述了常用基本电路的建模与vhdl编程设计（第3章），详细地介绍了数字通信基带信号的编译码、复接与分接、同步信号提取、数字通信基带和频带收发信 ...
allegro State Machine Coding Styles for Synthesis
 
本文论述了状态机的verilog编码风格,以及不同编码风格的优缺点，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state machine design using Verilog, VHDL and Synopsys tools. Steve's paper alsooffers in-depth background concernin ...
可编程逻辑 State Machine Coding Styles for Synthesis
 
本文论述了状态机的verilog编码风格,以及不同编码风格的优缺点，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state machine design using Verilog, VHDL and Synopsys tools. Steve's paper alsooffers in-depth background concernin ...
开发工具 ABEL5.0
开发GAL/PAL的软件，DOS界面进行行为级仿真，判断设计的可行性，验证模块的功能和设计的
debug。然后是调试和分析环境中使用代码处理箱（verisure/for verilog) (VHDLCover
/for VHDL)分析仿真结果，验证测试级别。
ALTERA FPGA开发软件 ABEL5.01
?开发GAL/PAL的软件，DOS界面进行行为级仿真，判断设计的可行性，验证模块的功能和设计的debug。然后是调试和分析环境中使用代码处理箱（verisure/for verilog) (VHDLCover/for VHDL)分析仿真结果，验证测试级别。