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matlab例程  是关于sigma delta PLL设计的详细论文

是关于sigma delta PLL设计的详细论文，论文中有具体的设计细节，并在附录中有相应的matlab、vhdl code

https://www.eeworm.com/dl/665/358110.html

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VHDL/FPGA/Verilog 绝对好东西

绝对好东西，一个VHDL写的任意宽度通用串行乘法器，以最少的资源实现乘法器功能。

https://www.eeworm.com/dl/663/390150.html

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VHDL/FPGA/Verilog RS232串行通信

RS232串行通信，采用VHDL编程，由波特率发生器，接收器和发送器构成

https://www.eeworm.com/dl/663/417640.html

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232 RS 串行通信

VHDL/FPGA/Verilog 本书的主要的服务对象是熟悉硬件系统

本书的主要的服务对象是熟悉硬件系统，而对软件的设计经验缺乏的工程师；叙述了VHDL的用法

https://www.eeworm.com/dl/663/441126.html

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服务对象硬件系统

VHDL/FPGA/Verilog 《FPGA嵌入式应用系统开发典型实例》-书的光盘资料

《FPGA嵌入式应用系统开发典型实例》-书的光盘资料，该资料是用VHDL语言编写，作者：叶淦华

https://www.eeworm.com/dl/663/455637.html

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FPGA 嵌入式应用典型光盘

VHDL/FPGA/Verilog EDA设计实验

EDA设计实验，用VHDL编写的数字时钟代码，能显示分，秒，小时。根据所设置的频率不同，能够调整时间快慢。

https://www.eeworm.com/dl/663/461365.html

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EDA 设计实验

其他  tcl5510的控制程序

tcl5510的控制程序，采用硬件描述语言VHDL编写，对与刚入门的学者有很大的帮助

https://www.eeworm.com/dl/534/464020.html

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5510 tcl 控制程序

VHDL/FPGA/Verilog 加法器和全加器参考程序

加法器和全加器参考程序，由VHDL代码编写。初学者可以看一看。内容无毒，下载请杀毒使用。

https://www.eeworm.com/dl/663/492914.html

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加法器全加器参考程序

技术资料  "VCS / Scirocco

VerilogHDL仿真软件VCS是Synopsys公司的VerilogHDL仿真软件，反映不错；scirocco是Synopsys公司的VHDL仿真软件，似乎没有VCS出名

https://www.eeworm.com/dl/877260.html

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Scirocco

技术资料  Verilog参考例子.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->Verilog参考例子.pdf

https://www.eeworm.com/dl/881416.html

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Verilog 参考

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