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嵌入式/单片机编程  自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA；通过了仿真、运行。时间可以设置为随意的两位数.

自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA；通过了仿真、运行。时间可以设置为随意的两位数.

https://www.eeworm.com/dl/647/476311.html

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VHDL EDA 交通灯控制器分频器

技术资料  FPGA教材

VHDL 语言程序设计，包括VHDL各种源程序和仿真

https://www.eeworm.com/dl/928803.html

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FPGA 教材

文件格式  摘要探讨了IP 核的验证与测试的方法及其和 VHDL语言在 IC 设计中的应用并给出了其在RISC8 框架 CPU 核中的下载实例．

摘要探讨了IP 核的验证与测试的方法及其和 VHDL语言在 IC 设计中的应用并给出了其在RISC8 框架 CPU 核中的下载实例．

https://www.eeworm.com/dl/639/157405.html

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RISC8 VHDL CPU IC

文件格式  用VHDL能进行正常的时、分、秒计时功能、分别有6个数码管显示24小时、60分钟、60秒钟的计数器显示。

用VHDL能进行正常的时、分、秒计时功能、分别有6个数码管显示24小时、60分钟、60秒钟的计数器显示。

https://www.eeworm.com/dl/639/185343.html

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VHDL 分正数码管显示

单片机开发  本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程

本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。关键词：半整数，可控分频器，VHDL, FPGA

https://www.eeworm.com/dl/648/227086.html

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VHDL 分频整数系数

软件设计/软件工程  基于VHDL程序设计电梯的状态机.共六层的电梯有16个输入.其中包括5个上升,5个下降和六个电梯内的控制部分.

基于VHDL程序设计电梯的状态机.共六层的电梯有16个输入.其中包括5个上升,5个下降和六个电梯内的控制部分.

https://www.eeworm.com/dl/684/260687.html

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VHDL 电梯程序设计状态

嵌入式/单片机编程  Moore型状态机设计,基于VHDL.能够根据微处理器的读写周期,分别对应存储器输出写使能WE和读使能OE信号.

Moore型状态机设计,基于VHDL.能够根据微处理器的读写周期,分别对应存储器输出写使能WE和读使能OE信号.

https://www.eeworm.com/dl/647/268881.html

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Moore VHDL 状态微处理器

其他  该论文阐述了用于硬件信号处理的基于4基数12点快速傅立叶变换的VHDL核的设计过程。作者：Vite-Frias Jose Alberto、Romero-Troncoso Rene de Jesus、O

该论文阐述了用于硬件信号处理的基于4基数12点快速傅立叶变换的VHDL核的设计过程。作者：Vite-Frias Jose Alberto、Romero-Troncoso Rene de Jesus、Ordaz-Moreno

https://www.eeworm.com/dl/534/283818.html

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Romero-Troncoso Vite-Frias Alberto Jesus

VHDL/FPGA/Verilog 这是本人在学FPEG/VHDL快速工程实践入门与提高一书时所写的相关代码。可是本人辛苦整理出来的啊。希望对大家有帮助了……

这是本人在学FPEG/VHDL快速工程实践入门与提高一书时所写的相关代码。可是本人辛苦整理出来的啊。希望对大家有帮助了……

https://www.eeworm.com/dl/663/435661.html

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FPEG VHDL 工程实践代码

VHDL/FPGA/Verilog FPGA 开发板源码。芯片为Mars EP1C6F.VHDL语言。可实现一些基本的功能。如乘法器、加法器、多路选择器等。

FPGA 开发板源码。芯片为Mars EP1C6F.VHDL语言。可实现一些基本的功能。如乘法器、加法器、多路选择器等。

https://www.eeworm.com/dl/663/444607.html

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FPGA Mars VHDL EP

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