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VHDL/FPGA/Verilog 该文件是一份本人设计的实验报告
该文件是一份本人设计的实验报告，报告内详细说明了用VHDL语言，设计一个三位动态显示的计数器。采用模块化得设计，设计通过了仿真以及下载实现。总的文件是：shixian.vhd,下面包括四个元件：jishu1000.vhd,xzqh.vhd,senvedec.vhd,disp.vhd. ...
系统设计方案 FIFO设计的参考文档 Project name : Fifo -- Project description : Fifo controller Unit 工程名 : FIF
FIFO设计的参考文档
Project name : Fifo
-- Project description : Fifo controller Unit
工程名 : FIFO.VHD
用到库文件IEEE.STD_LOGIC_1164
VHDL/FPGA/Verilog vhdl source vhdl source vhdl source vhdl source vhdl source vhdl source vhdl source vhdl source vhd
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VHDL/Verilog/EDA源码 六位计时器cnt6
这是一个vhd源码，他是一个文本，是一个六位计数器
技术资料 VHDL语言100例 VHDL学习资料VHDL 编程要点VHDL编程心得体会: 100vhdl例子
VHDL语言100例 VHDL学习资料VHDL 编程要点VHDL编程心得体会:100vhdl例子VHDL 编程要注意问题.docVHDL——按键消抖.docVHDL电路简化.docVHDL编程心得体会.pdfvhd开发的官方手册.pdf第1例 带控制端口的加法器第2例 无控制端口的加法器第3例 乘法器第4例 比较器第5例 二路选择器第6例 寄存器第7例 移位寄存器第8例 综合单元库 ...
技术资料 VCS简明使用教程
仿真的过程编译Compile VCS对源文件进行编译，生成中间文件和可执行文件仿真Simulate运行可执行文件，对设计进行仿真调试通过观察波形、设置断点、追踪信号、查看schematic等来发现错误，并进行纠正覆盖率测试通过在编译时，加入覆盖率测试的选项、仿真后，生成包含覆盖率信息的中间文件来显示测试平台的正确性和完备性。一 ...
VIP专区 VIP专区-嵌入式/单片机编程源码精选合集系列（86）
VIP专区-嵌入式/单片机编程源码精选合集系列（86）资源包含以下内容：1. 4*4键盘扫描程序,程序简单明了,注释清晰易懂
!.2. 1、程序目的：AT91SAM7A3的CAN功能验证与使用指导。
2、功能说明：该程序包括三个常用CAN功能的测试
1）、测试1:将CAN0 Mailbox 0中的数据传到CAN1 Mailbox.3. ISD25120语音电路程序.4. 包含2个文件 ...