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技术资料  电子时钟 verilong 代码

基于Verilog实现的电子时钟设计，支持时分秒调节功能，适用于EDA开发与数字电路设计，包含完整代码及逻辑说明。

https://www.eeworm.com/dl/1004193.html

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VHDL/FPGA/Verilog 摘要：以上海地区的出租车计费器为例

摘要：以上海地区的出租车计费器为例，利用Verilog HDL语言设计了出租车计费器，使其具有时间显示、计费以及模拟出租车启动、停止、复位等功能，并设置了动态扫描电路显示车费和对应时间，显示了硬件描述语言Verilog—HDL设计数字逻辑电路的优越性。源程序经MAX+PLUS Ⅱ软件调试、优化，下载到EPF1OK10TC144—3芯片中， ...

https://www.eeworm.com/dl/663/238051.html

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海出租车计费器

技术资料  FPGA至芯培训教程

至芯公司的FPGA培训教程，质量相当高。阐明了可编程器件的整个发展历史以及FPGA的构成与其实现数字逻辑设计的硬件原理。而后深入浅出的讲述了Verilog语法的重点和难点，对于初学者掌握基于硬件设计的Verilog语法具有很高价值，是一本不可多得优秀资料。 ...

https://www.eeworm.com/dl/840700.html

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fpga

VHDL/FPGA/Verilog CRC校验码

CRC校验码，用于对数据流进行crc校验。主要有CRC_16,CRC_8,CRC_32校验。所用语言为Verilog HDL.

https://www.eeworm.com/dl/663/147668.html

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CRC 校验码

VHDL/FPGA/Verilog 这是一个FPGA的实验源码

这是一个FPGA的实验源码，可以实现对一段音乐的播放。用Verilog语言编写的，对初学者会有一定的帮助。

https://www.eeworm.com/dl/663/214502.html

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FPGA 实验源码

加密解密  SMS4是国内第一个公布的商用分组密码算法

SMS4是国内第一个公布的商用分组密码算法，其重要应用性可想而知。源码中包括C代码和verilog源码。

https://www.eeworm.com/dl/519/280049.html

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SMS4 商分组密码算法

VHDL/FPGA/Verilog 这是CAN总线控制器的IP核

这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。

https://www.eeworm.com/dl/663/441251.html

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CAN 总线控制器 IP核

技术资料  VHDL语言100例详解 511页 7.4M.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL语言100例详解 511页 7.4M.pdf

https://www.eeworm.com/dl/882019.html

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VHDL

技术资料  高效状态机设计.rar

高效的状态机设计，很不错的书，有3个例子和一个pdf说明文档，学习verilog的朋友可以多看看

https://www.eeworm.com/dl/900189.html

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高效

技术资料  VHDL在高速图像采集系统中的应用设计.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL在高速图像采集系统中的应用设计.pdf

https://www.eeworm.com/dl/938923.html

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VHDL 高速图像采集

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