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VHDL/FPGA/Verilog Circular_Buffer

Circular_Buffer，流水线型多位缓存器，verilog语言描述。通过modelsim 6。0仿真，quartus 综合通过。

https://www.eeworm.com/dl/663/224002.html

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Circular_Buffer

VHDL/FPGA/Verilog 通信系统中的加扰与解扰程序

通信系统中的加扰与解扰程序，用verilog语言实现，有波形文件可以直接查看功能

https://www.eeworm.com/dl/663/279788.html

下载: 198

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通信系统程序

VHDL/FPGA/Verilog 一组两个电梯的控制器

一组两个电梯的控制器，希望对初学Verilog硬件描述语言的人有帮助。

https://www.eeworm.com/dl/663/282590.html

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电梯控制器

嵌入式/单片机编程  实现了i2c。介绍了代码的可执行性

实现了i2c。介绍了代码的可执行性，介绍了实现的过程，介绍了verilog程序。

https://www.eeworm.com/dl/647/290571.html

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i2c 代码可执行

邮电通讯系统  Altera公司的CORDIC开发包

Altera公司的CORDIC开发包，用Verilog编写的，安装在Quartus相同目录中，里面有详细的开发说明。

https://www.eeworm.com/dl/690/312903.html

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Altera CORDIC 开发包

VHDL/FPGA/Verilog 用于FPGA的变长编码算法的HDL编码

用于FPGA的变长编码算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。

https://www.eeworm.com/dl/663/344134.html

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FPGA HDL 编码算法编码

VHDL/FPGA/Verilog 8位加法树乘法器,实现两个8位二进制数相乘

8位加法树乘法器,实现两个8位二进制数相乘，采用verilog hdl

https://www.eeworm.com/dl/663/380802.html

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8位加法乘法器二进制数

VHDL/FPGA/Verilog FIFO先进先出队列

FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog HDL程序,内附说明）

https://www.eeworm.com/dl/663/435289.html

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FIFO 队列

书籍源码  书籍“无线通信fpga设计”里的源代码实例

书籍“无线通信fpga设计”里的源代码实例，里面有verilog和MATLAB两种语言实例

https://www.eeworm.com/dl/532/442451.html

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fpga 书籍无线通信源代码

源码  can bus fpga实现源码

用verilog写的can总线代码，包括ram读写等操作，需要对can总线有一定的了解。

https://www.eeworm.com/dl/520817.html

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fpga can bus 源码

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