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VHDL/FPGA/Verilog modelsim工程

modelsim工程，用verilog实现的HDB3编码，以及测试程序testbench

https://www.eeworm.com/dl/663/188244.html

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modelsim 工程

VHDL/FPGA/Verilog crc校验功能

crc校验功能，用硬件语言实现，vhdl或者verilog实现。逻辑功能。

https://www.eeworm.com/dl/663/210333.html

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crc

VHDL/FPGA/Verilog 同步FIFO功能

同步FIFO功能，verilog语言描述，通过了modelsim 6.0 仿真，Quartue综合

https://www.eeworm.com/dl/663/223998.html

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FIFO

单片机开发  FPGA与单片机接口

FPGA与单片机接口，用Verilog hdl写的，仿真波形正确。

https://www.eeworm.com/dl/648/237209.html

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FPGA 单片机接口

其他书籍  介绍写状态机的好资料

介绍写状态机的好资料，大家下载啊基于VERILOG的

https://www.eeworm.com/dl/542/242990.html

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状态

VHDL/FPGA/Verilog 运用FPGA控制AD9957的操作

运用FPGA控制AD9957的操作，调试过，运用VERILOG HDL编写

https://www.eeworm.com/dl/663/286614.html

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FPGA 9957 AD 控制

VHDL/FPGA/Verilog 串行数据SPI master的开源控制器

串行数据SPI master的开源控制器，verilog，内附说明

https://www.eeworm.com/dl/663/291241.html

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master SPI 串行数据开源

VHDL/FPGA/Verilog 异步串行通信Uart接口设计

异步串行通信Uart接口设计，Verilog HDL程序，嵌入式必备哦

https://www.eeworm.com/dl/663/311706.html

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Uart 异步串行通信接口设计

VHDL/FPGA/Verilog 两个浮点数相加的加法器

两个浮点数相加的加法器，使用verilog编写

https://www.eeworm.com/dl/663/323121.html

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浮点数加法器

串口编程  Uart port 是一段不错的

Uart port 是一段不错的，完全可综合的verilog源码

https://www.eeworm.com/dl/624/334413.html

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Uart port

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