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VHDL/FPGA/Verilog Verilog&Vhdl混语言对SDRAM的控制源代码
Verilog&Vhdl混语言对SDRAM的控制源代码，提供了很好的例子，顶层文件为sdrm.v！
VHDL/FPGA/Verilog verilog hdl教程135例:verilog hdl语言类似于C语言
verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，3-6章
VHDL/FPGA/Verilog verilog hdl教程135例:verilog hdl语言类似于C语言
verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，7-8章
VHDL/FPGA/Verilog verilog hdl教程135例:verilog hdl语言类似于C语言
verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，9-10章
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verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，11-12章
Windows CE overlay mouse for youself
overlay mouse for youself
VHDL/FPGA/Verilog 这是一个Verilog HDL编写的RISC cpu的程序
这是一个Verilog HDL编写的RISC cpu的程序，该程序共10个子程序，实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。
微处理器开发 PIC MCU USB Keyboard/Mouse Combination Device C sample
PIC MCU USB Keyboard/Mouse Combination Device C sample
VHDL/FPGA/Verilog 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能
减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updo ...
嵌入式/单片机编程 這是一堆verilog的source code.包含許多常用的小電路.還不錯用.
這是一堆verilog的source code.包含許多常用的小電路.還不錯用.