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modelSim-win 的查询结果
Linux/Unix编程 //初始化 if(initscr() == NULL) { perror("initcurs") exit(EXIT_FAILURE) } cbreak()
//初始化
if(initscr() == NULL) {
perror("initcurs")
exit(EXIT_FAILURE)
}
cbreak()
noecho()
keypad(stdscr, TRUE)
//建立菜单项
for(i=0 i<N_ITEMS i++){
items[i] = new_item(months[i], "")
}
//建立菜单
mymenu = new_menu(items)
//设置为5行单列的菜单
set_menu_fo ...
VHDL/FPGA/Verilog HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptiv
HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline.
HSSDRC IP core and IP core testbench has been written on SystemVerilog and has been tested in Modelsim.
HSSDRC IP core is licensed under MIT License
通讯/手机编程 qam的vhdl程序
qam的vhdl程序，包含载波恢复等。同时含有modelsim仿真文件，希望有所帮助
操作系统开发 用多线程实现矩阵的相乘
用多线程实现矩阵的相乘，这个是操作系统课程的一个简单实验，有linux和win下的实现
VHDL/FPGA/Verilog VHDL中关于generic的用法
VHDL中关于generic的用法，及其testbench，可以使用Modelsim仿真查看其功能
VHDL/FPGA/Verilog UART是一种广泛应用于短距离、低速、低成本通信的串行传输接口.由于常用UART芯片比较复杂且移植性差,提出一种采用可编程器件FPGA实现UART的方法, 实现了对UART的模块化设计.首先简要介绍U
UART是一种广泛应用于短距离、低速、低成本通信的串行传输接口.由于常用UART芯片比较复杂且移植性差,提出一种采用可编程器件FPGA实现UART的方法, 实现了对UART的模块化设计.首先简要介绍UART的基本特点,然后依据其系统组成设计顶层模块,再采用有限状态机设计接收器模块和发送器模块,所有功能的实现全部采用VHDL进行描述,并 ...
VHDL/FPGA/Verilog 串口的Verilog源程序
串口的Verilog源程序，可以用modelsim下进行仿真调试
VHDL/FPGA/Verilog 8051内核的设计
8051内核的设计，用Verilog硬件描述语言实现，在modelsim环境下进行仿真。
Windows Mobile You can Creat SDF Database with the help of Code and you can insert data and Retrive the data in Win
You can Creat SDF Database with the help of Code and you can insert data and Retrive the data in Windows Mobile Device or you can try at Emulator