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modelSim-win 的查询结果
VHDL/FPGA/Verilog viterbi 硬判决译码
viterbi 硬判决译码，基本实现了（2，1，9）卷积码的硬判决译码，用modelsim RTL仿真通过
串口编程 本文介绍了基于Win32 API的VC++串口编程。给出了WIN32中打开串口、配置串口、超时设置、事件设置和读、写关闭串口的函数或结构体
本文介绍了基于Win32 API的VC++串口编程。给出了WIN32中打开串口、配置串口、超时设置、事件设置和读、写关闭串口的函数或结构体，随后举了一个利用WIN API进行串口通信的例子。
VHDL/FPGA/Verilog Verilog作业 ：自己写的源码输入
Verilog作业 ：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。
其他 Verilog-RISC CPU 代码 实现了简单的RISC cpu
Verilog-RISC CPU 代码
实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。
北航
其他 I2C总线Verilog源代码描述
I2C总线Verilog源代码描述，ModelSim仿真
VHDL/FPGA/Verilog 本算法基于leon2协处理器接口标准
本算法基于leon2协处理器接口标准，内含testbench，在modelsim中仿真通过，在ise9.2中综合及后仿真通过。
串口编程 好用的UART通信源码
好用的UART通信源码，使用Verilog 编写 在QUARTUS下完成，并用ModelSim仿真通过
VHDL/FPGA/Verilog Verilog hdl语言 常用乘法器设计
Verilog hdl语言 常用乘法器设计，可使用modelsim进行仿真
VHDL/FPGA/Verilog Verilog hdl语言 常用加法器设计
Verilog hdl语言 常用加法器设计，可使用modelsim进行仿真
VHDL/FPGA/Verilog Verilog hdl语言 伽罗华域GF（q）乘法器设计
Verilog hdl语言 伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真