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maxplus2 的查询结果
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VHDL/FPGA/Verilog vhdl练习实例。在maxplus2中编写
vhdl练习实例。在maxplus2中编写，编译通过，正确。
VHDL/FPGA/Verilog 基于maxplus2的八位加法器
基于maxplus2的八位加法器，已经通过仿真
嵌入式/单片机编程 用maxplus2实现的一种通用逻辑模块
用maxplus2实现的一种通用逻辑模块，背景是一个基于dsp的嵌入式开发板，上面的逻辑模块全用cpld实现。此模块可以供以后的嵌入式开发作参考。
通讯编程文档 maxplus2变得电子钟程序/// /// /////
maxplus2变得电子钟程序/// /// /////
VHDL/FPGA/Verilog 用vhdl编写的fifo队列.可以在maxplus2平台上使用.
用vhdl编写的fifo队列.可以在maxplus2平台上使用.
其他 是一个用 maxplus2做的vhdl 很平常的课程小设计
是一个用 maxplus2做的vhdl 很平常的课程小设计
VHDL/FPGA/Verilog MAXPLUS2 自己编写的VHDL 4位除法器
MAXPLUS2 自己编写的VHDL
4位除法器
VHDL/FPGA/Verilog 异步发送电路是基于MAXPLUS2软件开发的一种实用电路,已经编译成功,可使用.
异步发送电路是基于MAXPLUS2软件开发的一种实用电路,已经编译成功,可使用.
其他 实现D触发器的基本功能,D触发器的功能是时钟信号为上升沿时检测输入信号并将其赋值给输出信号并维持到下一个上升沿(压缩包内为所有MAXPLUS2程序)
实现D触发器的基本功能,D触发器的功能是时钟信号为上升沿时检测输入信号并将其赋值给输出信号并维持到下一个上升沿(压缩包内为所有MAXPLUS2程序)
嵌入式/单片机编程 译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.
译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意"翻译"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.