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文章/文档 The Inter IC bus or I2C bus is a simple bidirectional two wire bus designed primarily for general co
The Inter IC bus or I2C bus is a simple bidirectional two wire bus designed primarily for general control
and data transfer communication between ICs.
Some of the features of the I2C bus are:
&#8226 Two signal lines, a serial data line (SDA) and a serial clock line (SCL), and ground are required. A
...
VHDL/FPGA/Verilog 采用Altera公司的FPGA芯片
采用Altera公司的FPGA芯片，在MAX+plus II软件平台上实现多路HDLC电路
VHDL/FPGA/Verilog 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。
实验平台：
1. 一台PC机；
2. MAX+PLUSII10.1。
Verilog HDL语言实现,还有完整的实验报告 ...
Delphi控件源码 这是我用Delphi和Matlab写的一个程序
这是我用Delphi和Matlab写的一个程序，可以生成立体图像（3DS Max 脚本）、将平面图像立体化、基本矩阵计算、极线校正。作者保留所有权利。请勿用于商业用途。欢迎大家对它进行完善。
人工智能/神经网络 function [U,center,result,w,obj_fcn]= fenlei(data) [data_n,in_n] = size(data) m= 2 ％ Exponent fo
function [U,center,result,w,obj_fcn]= fenlei(data)
[data_n,in_n] = size(data)
m= 2 ％ Exponent for U
max_iter = 100 ％ Max. iteration
min_impro =1e-5 ％ Min. improvement
c=3
[center, U, obj_fcn] = fcm(data, c)
for i=1:max_iter
if F(U)>0.98
break
else
w_new=eye(in_n,in_n)
center1=sum(cent ...
数学计算 //奇异值分解法求广义逆 //本函数返回值小于0表示在奇异值分解过程, //中迭代值超过了60次还未满足精度要求. //返回值大于0表示正常返回。 //a-长度为m*n的数组
//奇异值分解法求广义逆
//本函数返回值小于0表示在奇异值分解过程,
//中迭代值超过了60次还未满足精度要求.
//返回值大于0表示正常返回。
//a-长度为m*n的数组，返回时其对角线依次给出奇异值，其余元素为0
//m-矩阵的行数
//n-矩阵的列数
//aa-长度为n*m的数组，返回式存放A的广义逆
//eps-精度要求
//u-长度为m*m的数组 ...
其他 //使用gray code的解法 #include <iostream> #include <cmath> using namespace std #define
//使用gray code的解法
#include <iostream>
#include <cmath>
using namespace std
#define ZERO 0
#define ONE 1
#define ODD 1
#define EVEN 0
#define RIGHT 1
#define LEFT 0
#define MAX 10
书籍源码 计算全息close all clc clear A=zeros(64) A(15:20,20:40)=1 A(15:50,20:25)=1 A(45:50,20:40)=1 A(30:34,
计算全息close all clc clear
A=zeros(64)
A(15:20,20:40)=1 A(15:50,20:25)=1
A(45:50,20:40)=1 A(30:34,20:35)=1
％ ppp=exp(rand(64)*pi*2*i) A=A.*ppp
％ Author s email: zjliu2001@163.com
figure imshow(abs(A),[])
Fa=fft2(fftshift(A)) Fs=fftshift(Fa)
Am=abs(Fs) ％ amplitude
Ph=angle(Fs) ％ phase
s=11 ...
VHDL/FPGA/Verilog VHDL语言编写
VHDL语言编写，实现双向移位寄存器功能，在MAX+plus软件下实现
VHDL/FPGA/Verilog 采用VHDL语言编写的二-十进制编码器
采用VHDL语言编写的二-十进制编码器，在MAX+plus软件上实现，其中包括演示截图。