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kHz 的查询结果
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其他书籍 针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的 新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电
针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的
新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利
用仿真波形验证该设计的合理性和有效性。整个设计负载范围宽、锁相时间短,现已成功应用于100 kHz/ 30 kW 的感 ...
matlab例程 采用离散小波变换方法(Mallat算法)
采用离散小波变换方法(Mallat算法)，实现对语音信号的双通道子带压缩编码。将语音信号中，C125Hz的低频区信号完全保留，在125Hz飞KHz频段的语音信号用小波分解逐级进行较为精确的量化并进行滤波，而将高频部分采用游程编，进而达到在保证语音信号原有特性的前提下大幅度的压缩语音信号的传输数据量 ...
VHDL/FPGA/Verilog ：频率计。具有4位显示
：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的
--高4位进行动态显示。小数点表示是千位，即KHz。
VHDL/FPGA/Verilog 数字频率计VHDL程序 --文件名：plj.vhd。 --功能：频率计。具有4位显示
数字频率计VHDL程序
--文件名：plj.vhd。
--功能：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的
--高4位进行动态显示。小数点表示是千位，即KHz。
VHDL/FPGA/Verilog 数字频率计VHDL程序与仿真 文件名：plj.vhd。 --功能：频率计。具有4位显示
数字频率计VHDL程序与仿真
文件名：plj.vhd。
--功能：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的
--高4位进行动态显示。小数点表示是千位，即KHz。
VHDL/FPGA/Verilog 智能频率计 1. 频率测量范围为1Hz~1MHz 2. 当频率在1KHz以下时采用测周方法 其它情 况采用测频方法.二者之间自动转换 3. 测量结果显示在数码管上,单位可以是Hz
智能频率计
1. 频率测量范围为1Hz~1MHz
2. 当频率在1KHz以下时采用测周方法 其它情
况采用测频方法.二者之间自动转换
3. 测量结果显示在数码管上,单位可以是Hz（Ｈ）、
KHz（ＡＨ）或MHz（ＢＨ）。
４. 测量过程不显示数据，待测量结果结束后，直接显示结果。 ...
单片机开发 本例展示了如何设置TIM工作在输出比较-非主动模式（Output Compare Inactive mode）
本例展示了如何设置TIM工作在输出比较-非主动模式（Output Compare Inactive mode），并产生相应的中断。
TIM2时钟设置为36MHz，预分频设置为35999，TIM2计数器时钟可表达为：
TIM2 counter clock = TIMxCLK / (Prescaler +1) = 1 KHz
设置TIM2_CCR1寄存器值为1000， CCR1寄存器值1000除以TIM2计数器时钟频率1KHz，为1000 ...
其他 There are _NO_ standard sample rate for the samples used in modules. But most often the samples are
There are _NO_ standard sample rate for the samples used in modules.
But most often the samples are done on the rate called C-3 (which is
about 16574 Hz if you have a PAL machine). Sometimes drums are sampled
at A-3 (around 28 kHz), and some sounds are at ~8 kHz or anything else
to save space.
DSP编程 This experiment uses the Blackfi n BF533/BF537 EZ-KIT to run a simple FIR fi lter on stereo channe
This experiment uses the Blackfi n BF533/BF537 EZ-KIT to run a simple FIR fi lter on stereo
channels at a sampling frequency of 48 kHz. The
CYCLE register is embedded in the main
program (
process_data.c) to benchmark the time needed to process two FIR fi lters. A
background telemetry channel (B ...
VHDL/FPGA/Verilog The FPGA can realize a more optimized Digital controller in DC/DC Converters when compare to DSPs. I
The FPGA can realize a more optimized Digital controller in DC/DC Converters when compare to DSPs. In this paper, based on the FPGA platform, The theoretical analysis, characteristics, simulation and design consideration are given. The methods to implement the digital DC/DC Converters have been rese ...