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VHDL/FPGA/Verilog 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟

设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现,还有完整的实验报告 ...

https://www.eeworm.com/dl/663/368560.html

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VHDL/FPGA/Verilog 本程序为24小时计时器

本程序为24小时计时器，稳定无误差。简单好用，是Verilog HDL语言初学者的指引。

https://www.eeworm.com/dl/663/368904.html

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VHDL/FPGA/Verilog FPGA&SOPC快速入门教程(PDF)

FPGA&SOPC快速入门教程(PDF)，基于Verilog HDL语言，开发环境Quartus

https://www.eeworm.com/dl/663/370131.html

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VHDL/FPGA/Verilog 串口实验

串口实验，很好用，我还有verilog HDL VHDL CPLD EPM1270 源代码

https://www.eeworm.com/dl/663/370394.html

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加密解密  伪随机序列产生器－线性反馈移位寄存器

伪随机序列产生器－线性反馈移位寄存器，Verilog HDL 原代码。

https://www.eeworm.com/dl/519/374702.html

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VHDL/FPGA/Verilog 伪随机序列产生器－代进位反馈移位寄存器

伪随机序列产生器－代进位反馈移位寄存器，verilog hdl 原代码。

https://www.eeworm.com/dl/663/374706.html

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VHDL/FPGA/Verilog 伪随机序列产生器－filtered 代进位反馈移位寄存器

伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。

https://www.eeworm.com/dl/663/374707.html

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VHDL/FPGA/Verilog sopc 中

sopc 中，新建component。详细介绍了如何根据HDL代码生成黑盒的过程。

https://www.eeworm.com/dl/663/377620.html

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VHDL/FPGA/Verilog 8位加法树乘法器,实现两个8位二进制数相乘

8位加法树乘法器,实现两个8位二进制数相乘，采用verilog hdl

https://www.eeworm.com/dl/663/380802.html

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VHDL/FPGA/Verilog 8位乘8位的流水线乘法器

8位乘8位的流水线乘法器，采用Verilog hdl编写

https://www.eeworm.com/dl/663/380805.html

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