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VHDL/FPGA/Verilog verilog

verilog，hdl的循环冗余码的编码解码器，里面有三个文档。

https://www.eeworm.com/dl/663/302509.html

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VHDL/FPGA/Verilog 本书简要介绍了Verilog硬件描述语言的基础知识

本书简要介绍了Verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例，帮助读者掌握语言本身和建模方法，对实际数字系统设计也很有帮助。本书是Verilog HDL的初级读本，适用于作为计算机、电子、电气及自控等专业相关课程的教材，也可供有 ...

https://www.eeworm.com/dl/663/305630.html

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VHDL/FPGA/Verilog 有两个

有两个，一个用VHDL编写的I2C，一个Verilog hdl语言编写的

https://www.eeworm.com/dl/663/309257.html

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系统设计方案  基于FPGA设计数字锁相环

基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案

https://www.eeworm.com/dl/678/311515.html

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VHDL/FPGA/Verilog 异步串行通信Uart接口设计

异步串行通信Uart接口设计，Verilog HDL程序，嵌入式必备哦

https://www.eeworm.com/dl/663/311706.html

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VHDL/FPGA/Verilog SD卡读取音频数据

SD卡读取音频数据，由VGA显示。Verilog HDL语言编写，适用DE2实验箱

https://www.eeworm.com/dl/663/311715.html

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系统设计方案  介绍了一种采用硬件控制的自动数据采集系统的设计方法

介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、Verilog HDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明：该采集系统具有很高的实用价值，极大地提高了系统的信号处理能力。 ...

https://www.eeworm.com/dl/678/315008.html

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VHDL/FPGA/Verilog ＦＰＧＡ实现全数字锁相环

ＦＰＧＡ实现全数字锁相环，利用硬件描述评议verilog HDL，顶层文件ＤＰＬＬ．Ｖ

https://www.eeworm.com/dl/663/316399.html

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VHDL/FPGA/Verilog CAN总线IPCORE

CAN总线IPCORE，采用Verilog HDL语言实现。

https://www.eeworm.com/dl/663/323791.html

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VHDL/FPGA/Verilog 这是一个在MAX II CPLD利用FT245BM 模块实现USB传输的读写程序

这是一个在MAX II CPLD利用FT245BM 模块实现USB传输的读写程序，用的是Verilog HDL语言

https://www.eeworm.com/dl/663/326319.html

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