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*行业应用 用verilog HDL写的操作SRAM的源码

用verilog HDL写的操作SRAM的源码
https://www.eeworm.com/dl/631/113862.html
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*行业应用 用verilog HDL实现曼彻斯特编码的源码

用verilog HDL实现曼彻斯特编码的源码
https://www.eeworm.com/dl/631/113864.html
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文章/文档 hdl优化设计十大戒律-转载

hdl优化设计十大戒律-转载
https://www.eeworm.com/dl/652/121049.html
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VHDL/FPGA/Verilog Computer Architecture Handbook on Verilog HDL

Computer Architecture Handbook on Verilog HDL
https://www.eeworm.com/dl/663/129007.html
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VHDL/FPGA/Verilog verilog hdl教程135例:verilog hdl语言类似于C语言

verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，3-6章
https://www.eeworm.com/dl/663/132791.html
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VHDL/FPGA/Verilog verilog hdl教程135例:verilog hdl语言类似于C语言

verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，7-8章
https://www.eeworm.com/dl/663/132792.html
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VHDL/FPGA/Verilog verilog hdl教程135例:verilog hdl语言类似于C语言

verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，9-10章
https://www.eeworm.com/dl/663/132793.html
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VHDL/FPGA/Verilog verilog hdl教程135例:verilog hdl语言类似于C语言

verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，11-12章
https://www.eeworm.com/dl/663/132794.html
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VHDL/FPGA/Verilog 这是一个Verilog HDL编写的RISC cpu的程序

这是一个Verilog HDL编写的RISC cpu的程序，该程序共10个子程序，实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。
https://www.eeworm.com/dl/663/133575.html
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VHDL/FPGA/Verilog 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能

减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updo ...
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