搜索结果
找到约 244 项符合
dvb-ci 的查询结果
matlab例程 最近学习OFDM用到的程序
最近学习OFDM用到的程序，仿真了DVB-T系统在2K模式下形成OFDM信号的过程
数值算法/人工智能 一、问题的提出： 某厂根据计划安排
一、问题的提出：
某厂根据计划安排，拟将n台相同的设备分配给m个车间，各车间获得这种设备后，可以为国家提供盈利Ci j(i台设备提供给j号车间将得到的利润，1≤i≤n，1≤j≤m) 。问如何分配，才使国家得到最大的盈利L
二．算法的基本思想：
利用动态规划算法的思想，设将i台设备分配给j－1个车间，可以为国家得到最大利润 ...
人工智能/神经网络 贝叶斯算法是基于贝叶斯定理 P(H|X) = P(X|H)P(H) / P(X).。对于多属性的数据集
贝叶斯算法是基于贝叶斯定理 P(H|X) = P(X|H)P(H) / P(X).。对于多属性的数据集，计算 P(X|Ci) 的开销非常大，为减低计算复杂度，我们做条件独立的假设，即给定元组的类标号，假定属性值有条件地相互独立，即在属性间不存在依赖关系。此程序仅为算法的一个实现，根据训练数据训练分类器 ...
数据结构 一元稀疏多项式计算器的基本功能是： (1)输入并建立多项式； (2)输出多项式
一元稀疏多项式计算器的基本功能是：
(1)输入并建立多项式；
(2)输出多项式，输出形式为整数序列：n,c1,e1,c2,e2,….,cn,en, 其中n是多项式的项数，ci和ei分别是第I项的系数和指数，序列按照指数降序排列；
（3）多项式a和b相加，建立多项式a+b
（4）多项式a和b相减，建立多项式a-b. ...
其他 For solving the following problem: "There is No Free Lunch" Time Limit: 1 Second Memory Limit: 3
For solving the following problem:
"There is No Free Lunch"
Time Limit: 1 Second Memory Limit: 32768 KB
One day, CYJJ found an interesting piece of commercial from newspaper: the Cyber-restaurant was offering a kind of "Lunch Special" which was said that one could "buy one get two for free". That ...
数学计算 简单有限元计算程序。 NJF---结点自由度数 E---弹性模量 NE---单元数 T---板厚度 VM---泊松比 z---实型二维数组
简单有限元计算程序。
NJF---结点自由度数
E---弹性模量
NE---单元数
T---板厚度
VM---泊松比
z---实型二维数组，用来存放结点坐标
ZJ---实型二维数组，用来存放每个约束自由度方向和该方向的约束值，
ie---实型二维数组，存放布尔矩阵
p---实型一维数组，先存放等效结点载荷，解完方程后存放输出的结点位移
a,b,a---实型数 ...
压缩解压 MPEG-2 has 7 distinct parts as well. The first part is the Systems section which defines the contain
MPEG-2 has 7 distinct parts as well. The first part is the Systems section which defines the container format and the Transport Streams that are designed to carry the digital video and audio over ATSC and DVB. The Program Stream defines the container format for lossy compression on optical disks, DV ...
3G开发 本程序可检验所设计的LDPC码中的4环个数。LDPC码中的4环决定LDPC码的解码算法是否能够快速收敛
本程序可检验所设计的LDPC码中的4环个数。LDPC码中的4环决定LDPC码的解码算法是否能够快速收敛，见程序前言中的参考文献。
LDPC码为高性能信道纠错码，已被DVB-s2和IEEE802.16e采纳。
VHDL/FPGA/Verilog Stereo-Vision circuit description, Aug 2002, Ahmad Darabiha This design contains four top level ci
Stereo-Vision circuit description, Aug 2002,
Ahmad Darabiha
This design contains four top level circuits: sv_chip0.vhd, sv_chip1.vhd, sv_chip2.vhd and
sv_chip3.vhd each of them built by one Virtex2000E fpga chip. This design is hierarchical and the
sub-circuits can be used as smaller benchmarks.
电子书籍 BS2F7HZ7395
BS2F7HZ7395，stv0288.sharp的dvb-s高频头资料