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Verilog HDL 的查询结果
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技术资料 FPGA 等精度数字频率计
FPGA数字电路设计，verilog编写的等精度频率计，精度可达到0.1，多周期同步测聘法
技术资料 Vivado封装自定义IP
Vivado可以将自己的verilog代码设计封装成IP，然后在设计中调用该ip.ip还可以配置参数
技术资料 EthernetMAC协议IP核源码
EthernetMAC协议IP核源码，内含verilog代码和说明文档，从opencore下载的，现在拿出来与大家共享。
技术资料 aes加密字节替换代码
此代码是利用verilog语言实现128_aes位加密的第一步字节替换完整的代码
技术资料 求解二次规划问题的基于LVI的原一对偶神经网络FPGA设计和实现.rar
在实际应用中，很多问题可以归结为二次规划问题的求解。反馈神经网络是实时求解二次规划问题的一条非常有效的途径。反馈神经网络的实现包括软件实现和全硬件实现。由于FPGA器件工作速度快，一般可以达到几百兆赫兹，基于FPGA的反馈神经网络可以快速求解二次规划问题，因此本文研究基于FPGA的反馈神经网络的全硬件实现具有非 ...
技术资料 基于LVI的原一对偶神经网络FPGA设计
在实际应用中，很多问题可以归结为二次规划问题的求解。反馈神经网络是实时求解二次规划问题的一条非常有效的途径。反馈神经网络的实现包括软件实现和全硬件实现。由于FPGA器件工作速度快，一般可以达到几百兆赫兹，基于FPGA的反馈神经网络可以快速求解二次规划问题，因此本文研究基于FPGA的反馈神经网络的全硬件实现具有非 ...
加密解密 这是我用Verilog写的DES加解密程序,准确的说这是一份实验报告,里面不但有程序还有简单的注释[主要是针对仿真的波形的],我主要写的是主控部分,密钥生成部分参考了下版原康宏的程序.该程序即可加密也
这是我用Verilog写的DES加解密程序,准确的说这是一份实验报告,里面不但有程序还有简单的注释[主要是针对仿真的波形的],我主要写的是主控部分,密钥生成部分参考了下版原康宏的程序.该程序即可加密也可解密,选用CycloneII器件即能跑到100Mhz以上. ...
VHDL/FPGA/Verilog interleaver即交织器
interleaver即交织器，里面包含有C,VHDL,VRILOG HDL三种语言写的交织器,
包括各种各样的组合达六七十种，描写详尽，是一个难得的学习交织器的材料
技术资料 QuartusII Subscription Edition 10.1
EDA工具，QuartusII 与 MAX+PlusII 都是Altera专为其产品(hardware device)，所提供的EDA Tool。它可以执行HDL的编辑(Editor and syntax check) -->模拟(Simulator) -->合成(Synthesis) -->FPGA佈局 -->Netlist download to CPLD / FPGA。