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技术资料  基于FPGA的16位乘法器

基于FPGA编写的16位乘法器，verilog编写，分享给大家！

https://www.eeworm.com/dl/988446.html

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FPGA 乘法器

技术资料  uart串口程序

此程序是使用quartus ii verilog语言编写的cyclone的串口驱动

https://www.eeworm.com/dl/998665.html

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uart 串口程序

技术资料  LCD1602

一个verilog的小程序，希望对初学者会有帮助

https://www.eeworm.com/dl/998858.html

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1602

riscv课程设计报告，用&nbsp;Verilog&nbsp;HDL&nbsp;语言实现一个五级流水线的&nbsp;RISC-V&nbsp;的指令子集，并在仿真软件上加载要求的测试程序和数据，仿真结果正确。只设计&nbsp;CPU&nbsp;流水线，不要求设计&nbsp;Cache&nbsp;控制器（即不考虑&nbsp;cache&nbsp;相联关系）。&nbsp;CPU中需要的I-Cache，D-Cache用两个有 ...

https://www.eeworm.com/dl/521367.html

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riscv 报告

技术资料  基于改进4-2压缩结构的32位浮点乘法器设计

·&nbsp;摘要：&nbsp; 本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘.整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns ...

https://www.eeworm.com/dl/935531.html

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压缩 32位

VHDL/FPGA/Verilog 一个小程序

一个小程序，用Veilog HDL编写的，可以用于篮球比赛的倒计时牌，已在max-plusII上仿真通过。

https://www.eeworm.com/dl/663/184579.html

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程序

技术资料  VHDL语言概述

VHDL语言概述:本章主要内容：􀁺硬件描述语言（HDL）􀁺VHDL语言的特点􀁺VHDL语言的开发流程

https://www.eeworm.com/dl/905060.html

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VHDL 概述

教程资料  adi串行AD9229的控制使用ISE平台

adi串行AD AD9229的控制使用ISE平台 Verilog语言\r\n

https://www.eeworm.com/dl/fpga/doc/18089.html

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9229 adi ISE AD

VHDL/FPGA/Verilog 512x8存储器模型,及其测试台

512x8存储器模型,及其测试台，用verilog写

https://www.eeworm.com/dl/663/110018.html

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512x8 存储器模型测试

VHDL/FPGA/Verilog 16-bit数的偶数奇偶校验及阶乘运算

16-bit数的偶数奇偶校验及阶乘运算，用verilog写

https://www.eeworm.com/dl/663/110020.html

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bit 16 奇偶校验运算

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