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找到约 5,001 项符合 Verilog HDL 的查询结果

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技术资料 VHDL中Loop动态条件的可综合转化.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL中Loop动态条件的可综合转化.pdf
https://www.eeworm.com/dl/960635.html
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技术资料 VHDL数字系统设计与高层次综合.dat

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL数字系统设计与高层次综合.dat
https://www.eeworm.com/dl/962641.html
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技术资料 FPGA_VHDL快速工程实践入门与提高.rar

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->FPGA_VHDL快速工程实践入门与提高.rar
https://www.eeworm.com/dl/963819.html
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VHDL/FPGA/Verilog 摘 要:以上海地区的出租车计费器为例

摘 要:以上海地区的出租车计费器为例,利用Verilog HDL语言设计了出租车计费器,使其具有时间 显示、计费以及模拟出租车启动、停止、复位等功能,并设置了动态扫描电路显示车费和对应时间,显示 了硬件描述语言Verilog—HDL设计数字逻辑电路的优越性。源程序经MAX+PLUS Ⅱ软件调试、优 化,下载到EPF1OK10TC144—3芯片中, ...
https://www.eeworm.com/dl/663/238051.html
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VHDL/FPGA/Verilog CRC校验码

CRC校验码,用于对数据流进行crc校验。 主要有CRC_16,CRC_8,CRC_32校验。 所用语言为Verilog HDL.
https://www.eeworm.com/dl/663/147668.html
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VHDL/FPGA/Verilog 这是CAN总线控制器的IP核

这是CAN总线控制器的IP核,源码是由Verilog HDL编写的。其硬件结构与SJA1000类似,满足CAN2.0B协议。
https://www.eeworm.com/dl/663/441251.html
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技术资料 VHDL语言100例详解 511页 7.4M.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL语言100例详解 511页 7.4M.pdf
https://www.eeworm.com/dl/882019.html
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技术资料 VHDL在高速图像采集系统中的应用设计.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->VHDL在高速图像采集系统中的应用设计.pdf
https://www.eeworm.com/dl/938923.html
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技术资料 用VHDL 设计的步进电机脉冲分配器.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->用VHDL 设计的步进电机脉冲分配器.pdf
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技术资料 Xilinx公司 FPGA开发实用教程 -800页

Xilinx公司 FPGA开发实用教程 -800页第1章 FPGA开发简介 更多.. 本章主要介绍FPGA的起源、发展历史、芯片结构、工作原理、开发流程以及Xilinx公司的主要可编程芯片,为读 者提供FPGA系统设计的基础知识。 第1节 可编程逻辑器件基础 第3节 基于FPGA的开发流程 第2节 FPGA芯片结构 第4节 Xilinx公司器件简介 第2章 Verilog HD ...
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