搜索结果
找到约 6,041 项符合
VHDL-CPLD 的查询结果
VHDL/FPGA/Verilog 基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能
基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能，第二个CNT60实现分钟的计时功能，CTT3完成两小时的计时功能。秒钟计时模块的进位端和开关K1相与提供分钟的计时模块使能，当秒种计时模块计时到59时向分种计时模块进位，同时自己清零。同理分种计时模块到59时向CTT3小时计时模块进位，到1小时59分59秒时，全部清零 ...
嵌入式/单片机编程 介绍vhdl硬件描述语言的特点及设计思想
介绍vhdl硬件描述语言的特点及设计思想，运用vhdl硬件描述语言实现计算机原理实验中RAM存储器的设计方法，重点描述了对传统计算机组成原理实验中移植到基于CPLD平台的思想
VHDL/FPGA/Verilog VHDL实现数字时钟
VHDL实现数字时钟，利用数码管和CPLD 设计的计数器实现一个数字时钟，可以显示小时，分钟，秒。程序主要要靠考虑十进制和六十进制计数器的编写。
以上实验的程序都在源代码中有详细的注释
VHDL/FPGA/Verilog 用VHDL编写的一个出租车计费器
用VHDL编写的一个出租车计费器，起步6元计2公里，此后每半公里计0.8元，停车等待每2.5分计0.8元。通过仿真，但未下载到CPLD测试
系统设计方案 摘要：介绍了基于可编程逻辑器件CPLD和直接数字频率合成技术（DDS）的三相多波形函数发生器的基本原理
摘要：介绍了基于可编程逻辑器件CPLD和直接数字频率合成技术（DDS）的三相多波形函数发生器的基本原理，并在此基础上给出了基于CPLD的各模块设计方法及其VHDL源程序
其他嵌入式/单片机内容 基于cpld的数字图像边缘检测算法的实现
基于cpld的数字图像边缘检测算法的实现，vhdl源程序
VHDL/FPGA/Verilog 基于单片机与CPLD的 等精度频率计
基于单片机与CPLD的 等精度频率计，VHDL语言
VHDL/FPGA/Verilog 2级流水线实现的8位全加器的VHDL代码
2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD
嵌入式/单片机编程 TI公司的AD8361的VHDL控制程序
TI公司的AD8361的VHDL控制程序，可实现CPLD的采集。