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VHDL/FPGA/Verilog 数字均衡器是通讯信道抗码间干扰的重要环节,这是一个用vhdl写的代码以及用SYNPLIFY8.0综合的RTL电路图它包含三个模块FILTER,ERR_DECISION,ADJUST 希望对大家有用.

数字均衡器是通讯信道抗码间干扰的重要环节,这是一个用vhdl写的代码以及用SYNPLIFY8.0综合的RTL电路图它包含三个模块FILTER,ERR_DECISION,ADJUST 希望对大家有用.

https://www.eeworm.com/dl/663/162264.html

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VHDL/FPGA/Verilog 这是一个用VHDL层次化设计的一个九九乘法表源文件,还包含仿真波形

这是一个用VHDL层次化设计的一个九九乘法表源文件,还包含仿真波形

https://www.eeworm.com/dl/663/162328.html

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VHDL/FPGA/Verilog 自己在ISE下用VHDL写的UART

自己在ISE下用VHDL写的UART，简单，易懂

https://www.eeworm.com/dl/663/162348.html

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VHDL/FPGA/Verilog vhdl一些重要的例子内容很丰富无解压密码

vhdl一些重要的例子内容很丰富无解压密码

https://www.eeworm.com/dl/663/162448.html

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VHDL/FPGA/Verilog vhdl和verling hdl 的加法器

vhdl和verling hdl 的加法器

https://www.eeworm.com/dl/663/162469.html

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VHDL/FPGA/Verilog 一个用VHDL编写的在CPLD上实现模拟交通灯的程序源代码

一个用VHDL编写的在CPLD上实现模拟交通灯的程序源代码

https://www.eeworm.com/dl/663/162474.html

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VHDL/FPGA/Verilog vhdl实现watchdog

vhdl实现watchdog，在逻辑中可以加入本模块，实现看门狗。

https://www.eeworm.com/dl/663/162483.html

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VHDL/FPGA/Verilog 关于电子琴的VHDL小程序

关于电子琴的VHDL小程序，喜欢VHDL的朋友可以下了看下，学习学习

https://www.eeworm.com/dl/663/162513.html

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VHDL/FPGA/Verilog 电梯控制的VHDL程序及其仿真

电梯控制的VHDL程序及其仿真，用的是MAX+PLUSii，要下的顶

https://www.eeworm.com/dl/663/162516.html

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串口编程  很不错的vhdl学习实例几十个编程事例轻松上手

很不错的vhdl学习实例几十个编程事例轻松上手

https://www.eeworm.com/dl/624/162659.html

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