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VHDL模块 的查询结果
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VHDL/FPGA/Verilog 另外一个用VHDL源码编写的FIFO模块程序,可以比较一下和FIFO有什么区别.
另外一个用VHDL源码编写的FIFO模块程序,可以比较一下和FIFO有什么区别.
VHDL/FPGA/Verilog 采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。
采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下：
1.系统主时钟为100 MHz。
2.数据为16位-数据线上连续2次00FF后数据传输开始。
3.系统内部总线宽度为8位。
4.共有4个通道（ch1、ch2、ch3、ch4），每个通道配备100 Bytes的RAM，当存满数据后停止数据采集并且相应通道的状态位产生报警信号。
5.数据分为8 ...
VHDL/FPGA/Verilog SD卡读卡器模块的VHDL及软件驱动代码
SD卡读卡器模块的VHDL及软件驱动代码，可作为外设挂接在Avalon总线上。支持以SD模式、4线模式读取。在24MHz时钟驱动下读取速率可达8MByte/s
VHDL/FPGA/Verilog VGA模块的VHDL代码和软件驱动
VGA模块的VHDL代码和软件驱动，可作为外设挂接在Avalon总线上。用一块SRAM作为显存，双缓存切换模式。
VHDL/FPGA/Verilog 部分电路模块的VHDL代码
部分电路模块的VHDL代码，包括组合逻辑与时序逻辑电路
VHDL/FPGA/Verilog 采用VHDL语言写了一个函数发生器的程序。内含有各个模块
采用VHDL语言写了一个函数发生器的程序。内含有各个模块，供大家参考，请多批评！
文章/文档 介绍了IIR 滤波器的FPGA 实现方法,给出了 IIR 数字滤波器的时序控制、延时、补码乘法和累加四个模块的设计方法,并用VHDL和FPGA 器件实现了IIR 数字滤波。
介绍了IIR 滤波器的FPGA 实现方法,给出了 IIR 数字滤波器的时序控制、延时、补码乘法和累加四个模块的设计方法,并用VHDL和FPGA 器件实现了IIR 数字滤波。
其他 基于VHDL语言的倒计时模块程序
基于VHDL语言的倒计时模块程序，1Hz时钟
VHDL/FPGA/Verilog 在 MAX+PLUS II开发环境下采用 VHDL语言 设计并实现了电表抄表器 讨论了系统的四个 组成模块的设计和 VHDL 的实现 每个模块采用 RTL 级描述 整体的生成采用图形输入法 通过波形
在 MAX+PLUS II开发环境下采用 VHDL语言 设计并实现了电表抄表器 讨论了系统的四个
组成模块的设计和 VHDL 的实现 每个模块采用 RTL 级描述 整体的生成采用图形输入法 通过波形仿真 下载芯片测试 完成了抄表器的功能
电子书籍 摘要: 本文介绍了基于FPGA 的出租车计价器系统的功能、设计思想和实现, 该设计采用模块化自上而下的层次化设计,顶 层设计有5 个模块,各模块中子模块采用VHDL 或图形法设计。在Max+plus
摘要: 本文介绍了基于FPGA 的出租车计价器系统的功能、设计思想和实现, 该设计采用模块化自上而下的层次化设计,顶
层设计有5 个模块,各模块中子模块采用VHDL 或图形法设计。在Max+plusⅡ下实现编译、仿真等,最后成功下载到FPGA 芯
片中。完成了可预置自动计费、自动计程、计时、空车显示等多功能计价器。由于FPGA 具有高密 ...