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找到约 14,723 项符合
VHDL模块 的查询结果
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VHDL/FPGA/Verilog vhdl实现watchdog
vhdl实现watchdog，在逻辑中可以加入本模块，实现看门狗。
VHDL/FPGA/Verilog VHDL电子抢答器的实现。有多个文件
VHDL电子抢答器的实现。有多个文件，主控件是用图行实现。其余各功能模块用VHDL实现
VHDL/FPGA/Verilog 四进制计数器模块
四进制计数器模块，使用VHDL语言编写，在ISE8.1中经过测试的模型
VHDL/FPGA/Verilog 1.高精度数字秒表（0.01秒的vhdl语言实现） 2.具有定时
1.高精度数字秒表（0.01秒的vhdl语言实现）
2.具有定时，暂停，按键随机存储，翻页回放功能；
3.对30M时钟分频产生显示扫描时钟
4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔，可控性高。
5.模块化设计，其中的许多函数可以成为vhdl语言的通用经典例子（包含分频电路设计，动态扫描时钟设计，译码电路设计 ...
嵌入式/单片机编程 用VHDL实现的DDS
用VHDL实现的DDS，可输出正弦、余弦波形。将所有文件放在一个工程文件里，再分别生存模块，按原理图连接及可
嵌入式/单片机编程 设计输入 ! 多种设计输入方法 – Quartus II • 原理图式图形设计输入 • 文本编辑 – AHDL, VHDL, Verilog • 内存编辑
设计输入
! 多种设计输入方法
– Quartus II
&#8226 原理图式图形设计输入
&#8226 文本编辑
– AHDL, VHDL, Verilog
&#8226 内存编辑
– Hex, Mif
– 第三方工具
&#8226 EDIF
&#8226 HDL
&#8226 VQM
– 或采用一些别的方法去优化和提高输入的灵活性:
&#8226 混合设计格式
&#8226 利用LPM和宏功能模块来加速设计输入 ...
VHDL/FPGA/Verilog 用VHDL语言实现数显时钟
用VHDL语言实现数显时钟，devid200.vhd为分频模块，scan.vhd为LED扫描模块，timecount.vhd为计数模块
VHDL/FPGA/Verilog 实例制作的一个有关交通灯的VHDL代码
实例制作的一个有关交通灯的VHDL代码，从各模块到顶层文件的代码一一列出，详细周到，附带仿真波形图和芯片管脚锁定的相关内容，绝对物超所值。
VHDL/FPGA/Verilog uart的FPGA模块
uart的FPGA模块，基于VHDL、verilog语言