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VERILOG-HDL 的查询结果
VHDL/FPGA/Verilog 802.3an ldpc码编码、译码设计
802.3an ldpc码编码、译码设计，使用VERILOG hdl语言编写，包括测试代码，
VHDL/FPGA/Verilog an-103005-vgagen.zip是一个VGA显示控制器
an-103005-vgagen.zip是一个VGA显示控制器，是verilog HDL 编制的
系统设计方案 本文首先讨论了以太网介质访问控制MAC的功能和工作过程。接着介绍了以太网MAC芯片的一种设计方案
本文首先讨论了以太网介质访问控制MAC的功能和工作过程。接着介绍了以太网MAC芯片的一种设计方案，对MAC的功能进行了逻辑划分。据此可以用Verilog HDL或VHDL来加以描述，并进一步用FPCA或ASIC来加以实现，也可做成以太网MAC核.
VHDL/FPGA/Verilog 有两个
有两个，一个用VHDL编写的I2C，一个Verilog hdl语言编写的
系统设计方案 基于FPGA设计数字锁相环
基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
VHDL/FPGA/Verilog 异步串行通信Uart接口设计
异步串行通信Uart接口设计，Verilog HDL程序，嵌入式必备哦
VHDL/FPGA/Verilog SD卡读取音频数据
SD卡读取音频数据，由VGA显示。Verilog HDL语言编写，适用DE2实验箱
系统设计方案 介绍了一种采用硬件控制的自动数据采集系统的设计方法
介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、Verilog HDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明：该采集系统具有很高的实用价值，极大地提高了系统的信号处理能力。 ...
VHDL/FPGA/Verilog ＦＰＧＡ实现全数字锁相环
ＦＰＧＡ实现全数字锁相环，利用硬件描述评议verilog HDL，顶层文件ＤＰＬＬ．Ｖ
VHDL/FPGA/Verilog CAN总线IPCORE
CAN总线IPCORE，采用Verilog HDL语言实现。