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TESTBENCH-xilinx 的查询结果
VHDL/FPGA/Verilog 在xilinx的ise环境下用vhdl编写的一个时钟程序。
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VHDL/FPGA/Verilog 一个在xilinx的ise环境下编译仿真成功的pWM程序。
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VHDL/FPGA/Verilog 一个在xilinx公司ise编译环境下仿真成功的键盘操作程序。
一个在xilinx公司ise编译环境下仿真成功的键盘操作程序。
VHDL/FPGA/Verilog 该程序是在xilinx的FPGA上实现DDR_SDRAM接口
该程序是在xilinx的FPGA上实现DDR_SDRAM接口，程序是用verylog语言写的
其他嵌入式/单片机内容 Xilinx 的Spartan3的原理图,老外画的,很值得研究 .
Xilinx 的Spartan3的原理图,老外画的,很值得研究 .
单片机开发 Xilinx Jtag Configuration source code, Support *.xsvf file
Xilinx Jtag Configuration source code, Support *.xsvf file
VHDL/FPGA/Verilog 这是从opencores下的fifo代码,包括了异步和同步的,还有写的testbench,希望对大家有用.
这是从opencores下的fifo代码,包括了异步和同步的,还有写的testbench,希望对大家有用.
教育系统应用 基于Xilinx PicoBlaze处理器内核的系统 源代码
基于Xilinx PicoBlaze处理器内核的系统 源代码
VHDL/FPGA/Verilog 本人编写的定点除法器,开发软件为XILINX的ISE6.2,通过PAR仿真.
本人编写的定点除法器,开发软件为XILINX的ISE6.2,通过PAR仿真.
VHDL/FPGA/Verilog 该代码为配合7号信令模块MK50H27的cpld(xilinx 95144)的逻辑代码,其中包括了VHDL及原理图.
该代码为配合7号信令模块MK50H27的cpld(xilinx 95144)的逻辑代码,其中包括了VHDL及原理图.