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https://www.eeworm.com/dl/663/468062.html
VHDL/FPGA/Verilog
Avalon总线下的PWM的IP模块。基于VHDL语言。
Avalon总线下的PWM的IP模块。基于VHDL语言。
https://www.eeworm.com/dl/663/473682.html
VHDL/FPGA/Verilog
液晶模块显示字符串的VHDL源程序
液晶模块显示字符串的VHDL源程序,了解液晶模块显示字符串的原理,了解如何使用FPGA对液晶模块进行显示。
https://www.eeworm.com/dl/663/474042.html
VHDL/FPGA/Verilog
高速任意波形产生器控制模块 控制NCO,FIFO
高速任意波形产生器控制模块
控制NCO,FIFO,并串转换
https://www.eeworm.com/dl/527/477538.html
通讯/手机编程
通过串口发送短信的模块,采用vb.net编写
通过串口发送短信的模块,采用vb.net编写,相当有参考价值
https://www.eeworm.com/dl/663/478218.html
VHDL/FPGA/Verilog
抢答器里的基本原程序,抢答模块
抢答器里的基本原程序,抢答模块,计时器电路JSQ的VHDL源程序,译码器电路YMQ的VHDL源程序
https://www.eeworm.com/dl/519/483842.html
加密解密
密钥扩展模块的接口如图4.4。clk为系统时钟
密钥扩展模块的接口如图4.4。clk为系统时钟,kld为输入的加载信号,key为输入的128位密钥数据,wo_0, wo_1, wo_2, wo_3分别为输出的密钥列