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通讯编程文档 基于XilinxFPGA的高速Viterbi回溯译码器
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通讯编程文档 维特比译码器的asic设计的相关论文
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VHDL/FPGA/Verilog reed-solomon译码器。共有7个文件
reed-solomon译码器。共有7个文件，分别为译码器的7个模块。
VHDL/FPGA/Verilog 3-8译码器地简单实现
3-8译码器地简单实现，采用QUARTUSii5.0环境编译
VHDL/FPGA/Verilog 7段数码显示译码器设计7段数码是纯组合电路
7段数码显示译码器设计7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器，输出信号LED7S的7位分别接 ...
单片机开发 万年历数码管实现 用单片机 译码器 实现的
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VHDL/FPGA/Verilog viterbi译码器的IP核
viterbi译码器的IP核，可以直接编译使用
VHDL/FPGA/Verilog 程序提供了一种高效简单的38译码器的算法
程序提供了一种高效简单的38译码器的算法，非常实用
VHDL/FPGA/Verilog vhdl的七段译码器
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