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可编程逻辑  Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...

https://www.eeworm.com/dl/kbcluoji/40274.html

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可编程逻辑  可重配置PLL使用手册

本文档主要是以Altera公司的Stratix II系列的FPGA器件为例，介绍了其内嵌的增强型可重配置PLL在不同的输入时钟频率之间的动态适应，其目的是通过提供PLL的重配置功能，使得不需要对FPGA进行重新编程就可以通过软件手段完成PLL的重新配置，以重新锁定和正常工作。 ...

https://www.eeworm.com/dl/kbcluoji/40277.html

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可编程逻辑  Spartan-3 FPGA 的 3.3V 配置应用指南

摘要:本应用指南提供了一种方法可从3.3V接口对Spartan™-3和Spartan-3L FPGA进行配置。它针对每种配置模式都提供了一组经验证的连接框图。这些框图是完整且可直接使用的解决方案。

https://www.eeworm.com/dl/kbcluoji/40311.html

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可编程逻辑  探讨PROE的配置文件——系统配置文件config.pro

PROE的配置文件让不少初学者感到烦恼，尽管不少教材里都会提到关于PROE的配置文件。但大多数显得过于理论化，而不便于初学者理解，可操作性不强。本文力求以通俗的语言结合实际运用向大家介绍PROE的配置文件，希望能给各位带来帮助。 ...

https://www.eeworm.com/dl/kbcluoji/40365.html

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可编程逻辑  Hyperlynx仿真应用:阻抗匹配

Hyperlynx仿真应用:阻抗匹配.下面以一个电路设计为例，简单介绍一下PCB仿真软件在设计中的使用。下面是一个DSP硬件电路部分元件位置关系(原理图和PCB使用PROTEL99SE设计)，其中DRAM作为DSP的扩展Memory(64位宽度，低8bit还经过3245接到FLASH和其它芯片)，DRAM时钟频率133M。因为频率较高，设计过程中我们需要考虑DRAM的数据 ...

https://www.eeworm.com/dl/kbcluoji/40436.html

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工控技术  混合神经解耦极点配置控制器及其应用

混合神经解耦极点配置控制器及其应用

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测试测量  RSM系列数据采集模块配置测试工具

RSM系列数据采集模块配置测试工具应用程序

https://www.eeworm.com/dl/544/41933.html

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视频教程  ZWG系列本地配置示例

ZWG系列本地配置示例视频演示

https://www.eeworm.com/dl/563/42021.html

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设计相关  EdsConfig 嵌入式以太网交换机模块配置软件

EdsConfig 嵌入式以太网交换机模块配置软件软件介绍

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加密解密  安装时修改执行文件记录硬件配置参数从而做唯一安装标志防止非法复制

安装时修改执行文件记录硬件配置参数从而做唯一安装标志防止非法复制

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