搜索结果
找到约 265 项符合
PLL-LMX 的查询结果
其他书籍 这样做的目的是要说明的应用提供 电子系统设计师的必要工具 设计和评估锁相环（ PLL ）的 配置集成电路。
这样做的目的是要说明的应用提供
电子系统设计师的必要工具
设计和评估锁相环（ PLL ）的
配置集成电路。
通讯/手机编程 PLL的精深而扼要的讲述
PLL的精深而扼要的讲述，内容很好，我还没有时间看就传上来了
通讯/手机编程 PLL的原理实验以及数据分析,分析的很好打的四眼数据 下来看看吧
PLL的原理实验以及数据分析,分析的很好打的四眼数据 下来看看吧
通讯/手机编程 pll simulink models for practical nad basic understanding
pll simulink models for practical nad basic understanding
matlab例程 基于matlab的锁相环（PLL）仿真源代码
基于matlab的锁相环（PLL）仿真源代码
通讯/手机编程 MC33493 - PLL tuned UHF Transmitter for Data Transfer Applications - Motorola, Inc
MC33493 - PLL tuned UHF Transmitter for Data Transfer Applications - Motorola, Inc
通讯/手机编程 高速DDR存储器数据接口设计实例. 1. 将文件拷入硬盘 2. 产生DQS模块 3. 产生DQ模块 4. 产生PLL模块 5. 拷贝以上步骤生成的文件到子目录【Project】中 6. 打
高速DDR存储器数据接口设计实例.
1. 将文件拷入硬盘
2. 产生DQS模块
3. 产生DQ模块
4. 产生PLL模块
5. 拷贝以上步骤生成的文件到子目录【Project】中
6. 打开子目录【Project】中的DataPath.qpf工程，设计顶层模块
7. 编译并查看编译结果 ...
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定
PLL是数字锁相环设计源程序,
其中, Fi是输入频率(接收数据),
Fo(Q5)是本地输出频率.
目的是从输入数据中提取时钟信号(Q5),
其频率与数据速率一致,
时钟上升沿锁定在数据的上升和下降沿上；
顶层文件是PLL.GDF
VHDL/FPGA/Verilog Altera公司的FPGA器件内带PLL的详细中文使用手册
Altera公司的FPGA器件内带PLL的详细中文使用手册
通讯/手机编程 thesis related to vlsi area, pll and frequency synthesizer
thesis related to vlsi area, pll and frequency synthesizer