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PCIe 4.0 的查询结果
书籍源码 3. 约瑟夫环问题。设编号为1,2,…,n(n>0)个人按顺时针方向围坐一圈。开始时任意给出一个报数上限值m
3. 约瑟夫环问题。设编号为1,2,…,n(n>0)个人按顺时针方向围坐一圈。开始时任意给出一个报数上限值m，从第一个人开始顺时针方向自1起顺序报数，报到m时停止报数，报m的人出列，从他在顺时针方向上的下一个人起重新自1起顺序报数；报到m的人出列；如此下去，直到所有人全部出列为止。用带头结点的单循环链表作数据元素的存储 ...
微处理器开发 s3c2410 ads下的测试程序移植到 iar ewarm v5.2；包括 Please select function : 0 : Please input 1-14 to select
s3c2410 ads下的测试程序移植到 iar ewarm v5.2；包括
Please select function :
0 : Please input 1-14 to select test
1 : Real time clock display
2 : 4 key array test
3 : Buzzer test
4 : ADC test
5 : IIC EEPROM test
6 : Touchpanel test
7 : 3.5# TFT LCD 240*320 test
8 : UDA1341 play audio test
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Java编程 JSP企业信息交流系统程序CICS v1.0： 功能描述： 1：管理员和普通用户采用同一页面登陆。 2：普通用户可以查看和修改自己的登陆密码。 3：普通用户可以给系统内的每一为人员发送
JSP企业信息交流系统程序CICS v1.0：
功能描述：
1：管理员和普通用户采用同一页面登陆。
2：普通用户可以查看和修改自己的登陆密码。
3：普通用户可以给系统内的每一为人员发送信息，支持单次附件为100M。
4：系统内的任一用户都可以给自己发送信息。
5：普通用户可以查看系统内当前在线人员。
6：管理员可以为系统中添 ...
VHDL/FPGA/Verilog 软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 这个实例实现通过ModelSim工具实现一个具有“百分秒
软件开发环境：ISE 7.1i
仿真环境：ModelSim SE 6.0
1. 这个实例实现通过ModelSim工具实现一个具有“百分秒，秒，分”计时功能的数字跑表；
2. 工程在project文件夹中，双击paobiao.ise文件打开工程；
3. 源文件在rtl文件夹中，paobiao.v为设计文件，paobiao_tb.tbw是仿真测试文件；
4. 打开工程后，在工程浏览器中选择pa ...
电子书籍 高级FPGA教学实验指导书－逻辑设计部分.pdf QuatusII5.0 是Altera 公司的最新产品。MaxplusII 是一套非常成功的PLD 开发软件
高级FPGA教学实验指导书－逻辑设计部分.pdf
QuatusII5.0 是Altera 公司的最新产品。MaxplusII 是一套非常成功的PLD 开发软件，
虽然QuartusII 已经推出了4 年，并且Altera 宣布不再对MaxplusII 进行升级，但至今仍
有非常多的工程师在使用MaxplusII。 Altera 在QuartusII 中允许将软件界面设置为
MaxplusII 风格，以吸引Max ...
编译器/解释器 此工具是arm-linux-gcc交叉编译工具（cross-3.4.4）
此工具是arm-linux-gcc交叉编译工具（cross-3.4.4），这个是我自己编译的，我试过，我用它编译了u-boot1.2.0没有问题，这个交叉编译器编了好长时间，我之前在网上搜了好长时间，但是没搜到，所以今天贡献出来，免得大家还得费时间去编译，我现在用是没有问题，如果有问题请多指教。希望热爱linux的同志们多贡献点好东西出来 ...
数据结构 八 方块移动游戏要求从一个含8个数字（用1-8表示）的方块以及一个空格方块（用0表示）的3x3矩阵的起始状态开始
八 方块移动游戏要求从一个含8个数字（用1-8表示）的方块以及一个空格方块（用0表示）的3x3矩阵的起始状态开始，不断移动该空格方块以使其和相邻的方 块互换，直至达到所定义的目标状态。空格方块在中间位置时有上、下、左、右4个方向可移动，在四个角落上有2个方向可移动，在其他位置上有3个方向可移 动。例如，假设一个3x ...
数学计算 采用NLJ随机搜索的方法辨识一个以状态方法表示的非线性系统。选其初值 a1(0) =50 , a2(0) =100 , a3(0) =100 , a4(0) =50 , a5(0) =10 , 选范围
采用NLJ随机搜索的方法辨识一个以状态方法表示的非线性系统。选其初值 a1(0) =50 , a2(0) =100 , a3(0) =100 , a4(0) =50 , a5(0) =10 , 选范围为 r(1)(i)=0.5 a(0)(i) , 取数据长度 L ＝40, t =0.005 , 性能指标 J＝ 。迭代计算结果得 a 的估计值 1=17.6043243, 1=17.5977, 2=72.9573, 3=51.3014, 4=22.9889, 5=5.99965, J ...
VHDL/FPGA/Verilog Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGH
Top module name : SHIFTER (File name : SHIFTER.v)
2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT.
3. Output pins: OUT [15:0].
4. Input signals generated from test pattern are latched in one cycle and are
synchronized at clock rising edge.
5. The SHIFT signal describes the shift number. The shift ...