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NC-Verilog 的查询结果
VHDL/FPGA/Verilog verilog HDL 接口试验源代码
verilog HDL 接口试验源代码，比较实用。
VHDL/FPGA/Verilog verilog HDL综合实验源代码
verilog HDL综合实验源代码，比较实用
并行计算 用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!
用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!
VHDL/FPGA/Verilog 多个verilog语言的例子
多个verilog语言的例子，适合初学verilog者
VHDL/FPGA/Verilog 现代逻辑设计 Verilog 语言
现代逻辑设计
Verilog 语言
其他嵌入式/单片机内容 用Verilog语言实现了一个8bit的超前进位加法器
用Verilog语言实现了一个8bit的超前进位加法器，其中包括测试文件。
VHDL/FPGA/Verilog SPI串口的内核实现 分verilog和HDLC实现
SPI串口的内核实现
分verilog和HDLC实现
VHDL/FPGA/Verilog v2html - verilog to html converter 主要为FPGA和ASIC工作人员
v2html - verilog to html converter
主要为FPGA和ASIC工作人员
其他嵌入式/单片机内容 一个用verilog语言编写的用来模拟交通信号灯的程序
一个用verilog语言编写的用来模拟交通信号灯的程序，包含测试文件
VHDL/FPGA/Verilog 占用资源少的verilog HDL uart接口；采用固定波特率115200
占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号