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N分频 的查询结果
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汇编语言 编程将8253计数器0
编程将8253计数器0，计数器1的工作方式设定为方式2，用作分频器，定时器2工作在方式3，方波；定时器0的输出作为定时器1的输入，定时器1的输出作为定时器2的输入，定时器2的输出接在LED上，运行后可观察到该LED灯在不停的闪烁。 ...
并行计算 主从模式粗粒级并行算法C程序：这是我以前研究生期间编写的叠前地震成像C源码
主从模式粗粒级并行算法C程序：这是我以前研究生期间编写的叠前地震成像C源码，通过调用mpi库函数实现分频并行计算，为了实现负载均衡，采用了主从模式，由主节点负责任务的分发。
若需进一步了解，可通过版主与我联系讨论。 ...
单片机开发 、本实战的目的是让大家熟悉ADC模块的功能以及AD转换的方法 2、项目实现的功能：从芯片RA0输入一个可以随时变化的模拟量（通过调节DEMO板VR1实现） 则单片机就能够及时地把该模拟量进行模
、本实战的目的是让大家熟悉ADC模块的功能以及AD转换的方法
2、项目实现的功能：从芯片RA0输入一个可以随时变化的模拟量（通过调节DEMO板VR1实现）
则单片机就能够及时地把该模拟量进行模/数转换，并用LED显示出来，我们可以看到转换结果
会随模拟量的变化而变化，从而以让我们了解片内ADC模块的工作情况。
3、本例的软 ...
VHDL/FPGA/Verilog 基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码
基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等
其他 本实验完成发光二极管的循环点亮实验
本实验完成发光二极管的循环点亮实验，由于输入晶振为20M，分频得到count1信号，故每间隔约1S彩灯循环移位一次。
也可以外接32768hz的晶振经4060分频后的1HZclk输入，自己可以尝试改变实验，加以练习。
现象：可以看到流水灯
VHDL/FPGA/Verilog 用VHDL实现2
用VHDL实现2，4，8分频设计，经编译，波形仿真成功
VHDL/FPGA/Verilog 给出了数字跑表的源代码
给出了数字跑表的源代码，设计了分频模块，实现了真实的时间计数，通过这个工程的训练，能更好的了解Quartus II数字电路开发的过程。
VHDL/FPGA/Verilog 根据交通灯控制器的功能与要求
根据交通灯控制器的功能与要求，将其总体电路分为分频器、信号控制器两个模块。