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ModelSim-altera 的查询结果
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Xilinx的modelsim 仿真库！里面有许多库函数，对于ｖｌｏｇ或ｖｈｄｌ编程有很多好的源代码可以剪切！
VHDL/FPGA/Verilog Altera MAX II 开发板原理图
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DSP编程 MODELSIM 环境下的Verilog 源代码
MODELSIM 环境下的Verilog 源代码，实现全加器功能
VHDL/FPGA/Verilog 本文件是altera公司fpga的ip核
本文件是altera公司fpga的ip核，从国外网站下载的免费源码。
VHDL/FPGA/Verilog 本代码是在modelsim下运行的模拟8×8位的CPU
本代码是在modelsim下运行的模拟8×8位的CPU，执行程度，对深入理解CPU设计和运行原理具有重要意义
VHDL/FPGA/Verilog ModelSim的波形比较的功能可以将当前仿真与一个参考数据（WLF文件）进行比较
ModelSim的波形比较的功能可以将当前仿真与一个参考数据（WLF文件）进行比较，比较的结果可以在波形窗口或者列表窗口中查看，也可以将比较的结果生成一个文本文件
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VHDL/FPGA/Verilog altera 公司的15IP源码 亲自测试还不错 有DIV, CONTER
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VHDL/FPGA/Verilog fir在dspbuilder下产生VHDL源码及其测试激励文件时的matlab模型,在modelsim下仿真通过
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VHDL/FPGA/Verilog fft在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过
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