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系统设计方案  提出了欧氏算法和IDFT相结合的RS码流式解码方案,并在FPGA芯片上予以实现。计算机仿真和实测表明,该方案在GF(28)的符号速率可达50MHz以上,最大延时为640ns,满足了高速宽带无线接入网中

提出了欧氏算法和IDFT相结合的RS码流式解码方案,并在FPGA芯片上予以实现。计算机仿真和实测表明,该方案在GF(28)的符号速率可达50MHz以上,最大延时为640ns,满足了高速宽带无线接入网中抗干扰编译码的需求。

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其他嵌入式/单片机内容  MSP430F149串口行实验程序 //使用ADC12采集实验,将采集到数据送向PC.(序列单次采集,采用定时器A作为时钟源) //P3.4为发送,P3.5为接收晶体使32768HZ/8MHZ.

MSP430F149串口行实验程序 //使用ADC12采集实验,将采集到数据送向PC.(序列单次采集,采用定时器A作为时钟源) //P3.4为发送,P3.5为接收晶体使32768HZ/8MHZ. 串行波特率B/S //使用SMCLK作为波特率发器时,不能使用LPM2,LPM3!

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32768 430F F149 采集

VHDL/FPGA/Verilog 高速FIFO

高速FIFO，verilog设计。速度高达130Mhz

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FIFO

单片机开发  这是关于DS18B20的读写程序,数据脚P2.2,晶振12MHZ温度传感器18B20汇编程序,采用器件默认的12位转化,最大转化时间750微秒特点能精确到0.5摄氏度

这是关于DS18B20的读写程序,数据脚P2.2,晶振12MHZ温度传感器18B20汇编程序,采用器件默认的12位转化,最大转化时间750微秒特点能精确到0.5摄氏度

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18B20 0.5 18B B20

VHDL/FPGA/Verilog 用层次化设计完成倒计时装置输入：16位二进制倒计时起始数字、倒计时起始数字的输入使能信号、倒计时开始信号、复位信号、1MHz时钟信号、10Hz时钟信号。输出：数码管数据信号及宣统信号

用层次化设计完成倒计时装置输入：16位二进制倒计时起始数字、倒计时起始数字的输入使能信号、倒计时开始信号、复位信号、1MHz时钟信号、10Hz时钟信号。输出：数码管数据信号及宣统信号，倒计时结束信号。

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计时信号 1MHz 数字

VHDL/FPGA/Verilog 智能频率计 1. 频率测量范围为1Hz~1MHz 2. 当频率在1KHz以下时采用测周方法其它情　　　　况采用测频方法.二者之间自动转换 3. 测量结果显示在数码管上,单位可以是Hz

智能频率计 1. 频率测量范围为1Hz~1MHz 2. 当频率在1KHz以下时采用测周方法其它情　　　　况采用测频方法.二者之间自动转换 3. 测量结果显示在数码管上,单位可以是Hz（Ｈ）、　　　KHz（ＡＨ）或MHz（ＢＨ）。４. 测量过程不显示数据，待测量结果结束后，直接显示结果。 ...

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1KHz MHz Hz 频率计

单片机开发  This program prints the C8051F124 die temperature out the hardware UART at 115200bps. This example u

This program prints the C8051F124 die temperature out the hardware UART at 115200bps. This example uses the internal 24.5MHz oscillator multiplied by 2 using the on-chip PLL (SYSCLK = 49MHz).

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This temperature C8051F124 the

技术资料  按性能规格分类的运算放大器选型指南

ADI公司按性能规格分类的运算放大器选型指南，包含：精密放大器 (VOS < 1 mV，带宽 < 50 MHz) 高速放大器 (带宽 > 50 MHz)

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ADI 运算放大器

电源技术  AX3514-V1 6资料

1.2MHz 2A Synchronous Step-Down converter

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3514 AX

技术资料  高速PCB设计介绍

随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事 100MHZ 以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。目前约50% 的设

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高速设计

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