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MAXplus 的查询结果
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VHDL/FPGA/Verilog 交通灯控制系统VHDL源码
交通灯控制系统VHDL源码，用VHDL语言、MAXPLUS2环境设计实现
VHDL/FPGA/Verilog 这是FPGA系统的一个简单的与上位机串行通讯的的小程序
这是FPGA系统的一个简单的与上位机串行通讯的的小程序，MAXPLUS2编写
VHDL/FPGA/Verilog 用于测试ACEX1k30的流水灯程序
用于测试ACEX1k30的流水灯程序，晶振频率为20mhz。运行环境Maxplus2
VHDL/FPGA/Verilog 为FPGA系统所设计的一个简单的控制LED灯显示的小程序
为FPGA系统所设计的一个简单的控制LED灯显示的小程序，用MAXPLUS2编写
VHDL/FPGA/Verilog 来自某名牌大学电子实验室的eda指导教程
来自某名牌大学电子实验室的eda指导教程，主要介绍了maxplus2，适合初学者
嵌入式/单片机编程 成都理工大学基于MAXPLUS II 的设计过程报告内涵有源程序及设计过程中的调试：在文本编辑窗口中输入二进制8位优先编码器的程序； 3设计驱动显示程序如下： 5采用原理图方式设计如下： 6引角
成都理工大学基于MAXPLUS II 的设计过程报告内涵有源程序及设计过程中的调试：在文本编辑窗口中输入二进制8位优先编码器的程序；
3设计驱动显示程序如下：
5采用原理图方式设计如下：
6引角分配图如下：
7仿真结果如下：
VHDL/FPGA/Verilog 该文件可用vhdl语言实现时钟8倍频
该文件可用vhdl语言实现时钟8倍频，运行环境可在maxplus2和ise的仿真软件上
Linux/Unix编程 带左拐的交通灯设计与25进制的加法计数器
带左拐的交通灯设计与25进制的加法计数器，Maxplus2软件中的Verilog语言编写
VHDL/FPGA/Verilog 本程序是为FPGA系统所设计的一个简单的存储和读取数据的小程序
本程序是为FPGA系统所设计的一个简单的存储和读取数据的小程序，MAXPLUS2编写
VHDL/FPGA/Verilog 本文为用vhdl语言编写的38译码器
本文为用vhdl语言编写的38译码器，为doc格式，请先复制到相应软件例如maxplus中再使用。