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MAX-PlusII 的查询结果
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VHDL/FPGA/Verilog 利用EDA工具MAX-PlusII的VDHL输入法
利用EDA工具MAX-PlusII的VDHL输入法，输入VHDL程序，实现2位计数器，在七段译码器上以十进制显示：0、1、2、3、0、...。时钟信号使用83管脚。采用自动机状态转换方式设计该计数器；建立相应仿真波形文件，并进行波形仿真；分析设计电路的正确性。 ...
VHDL/FPGA/Verilog 一个小程序
一个小程序，用Veilog HDL编写的，可以用于篮球比赛的倒计时牌，已在max-plusII上仿真通过。