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VHDL/FPGA/Verilog A率/u率压缩与解压缩的IP核

A率/u率压缩与解压缩的IP核，。 # 由AHDL语言写成，可在MaxplusII和QuartusII中使用，源代码加密。

https://www.eeworm.com/dl/663/166214.html

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VHDL/FPGA/Verilog 本文件是altera公司fpga的ip核

本文件是altera公司fpga的ip核，从国外网站下载的免费源码。

https://www.eeworm.com/dl/663/166447.html

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驱动编程  ATA接口的IP核,经过量产的验证,已经在quartus5.1下编译通过了.

ATA接口的IP核,经过量产的验证,已经在quartus5.1下编译通过了.

https://www.eeworm.com/dl/618/167787.html

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驱动编程  DMA的控制器的IP核,和ATA控制器配合,可以实现DMA方式高速传输数据.

DMA的控制器的IP核,和ATA控制器配合,可以实现DMA方式高速传输数据.

https://www.eeworm.com/dl/618/167788.html

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软件设计/软件工程  关于FPGA的一些常识及含IP核的VHDL设计源代码。

关于FPGA的一些常识及含IP核的VHDL设计源代码。

https://www.eeworm.com/dl/684/172849.html

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软件设计/软件工程  VHDL中IP核之参数化触发器中文使用介绍

VHDL中IP核之参数化触发器中文使用介绍

https://www.eeworm.com/dl/684/172850.html

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软件设计/软件工程  VHDL中IP核之参数化加减法器中文使用介绍

VHDL中IP核之参数化加减法器中文使用介绍

https://www.eeworm.com/dl/684/172851.html

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VHDL/FPGA/Verilog 完整的用VERILOG语言开发的USB2.0 IP核源代码

完整的用VERILOG语言开发的USB2.0 IP核源代码，包括文档、仿真文件

https://www.eeworm.com/dl/663/173504.html

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其他书籍  IP核生成器生成 ip 后有两个文件对我们比较有用

IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则 asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。 ...

https://www.eeworm.com/dl/542/176803.html

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微处理器开发  Xilinx FPGA 的IP核

Xilinx FPGA 的IP核，实现FFT功能的

https://www.eeworm.com/dl/655/177003.html

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