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单片机开发 S-35390A是可以在超低消耗电流、宽工作电压范围内工作的2线CMOS实时时钟IC。工作电 压为1.3 ~ 5.5 V、可适用于从主电源电压到备用电池电压的宽幅电源电压。通过0.25 μA的计

S-35390A是可以在超低消耗电流、宽工作电压范围内工作的2线CMOS实时时钟IC。工作电 压为1.3 ~ 5.5 V、可适用于从主电源电压到备用电池电压的宽幅电源电压。通过0.25 μA的计 时消耗电流和宽范围的计时电源电压,可大幅度地改善电池的持续时间。在使用备用电池工 作的系统中,内置的自由寄存器可作为用户备用存储器来使用。 ...
https://www.eeworm.com/dl/648/354893.html
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VHDL/FPGA/Verilog // -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial //

// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : Unknown, Use with caution! // Description Specification // General ...
https://www.eeworm.com/dl/663/354895.html
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matlab例程 This diskette (version 1.0) contains demonstration programs and source codes in MATLAB (v.5.2) for a

This diskette (version 1.0) contains demonstration programs and source codes in MATLAB (v.5.2) for algorithms listed in the textbook Global Positioning Systems, Inertial Navigation, and Integration, by M. S. Grewal, Lawrence Weill, and A. P. Andrews, published by John Wiley and Sons, 2000. Contents: ...
https://www.eeworm.com/dl/665/356656.html
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其他 个人所得税计算器 v个人所得税计算器

个人所得税计算器 v个人所得税计算器
https://www.eeworm.com/dl/534/356934.html
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单片机开发 ICCAVR编写128*64液晶程序测试已经通过

ICCAVR编写128*64液晶程序测试已经通过
https://www.eeworm.com/dl/648/359072.html
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单片机开发 ICCavr编写的TWI总线协议读写函数

ICCavr编写的TWI总线协议读写函数,测试通过
https://www.eeworm.com/dl/648/359073.html
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单片机开发 iccavr的一个实例

iccavr的一个实例,帮助初学者熟悉icc熟悉avr单片机
https://www.eeworm.com/dl/648/359702.html
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单片机开发 这个游戏是用ICCAVR编译的,KS0108液晶屏,19264的,共有12关,难度是递增的,可以选关玩,每过一关会有一个祝福语,目前还在调试阶段,先传一部分上来.图片是用手机拍的,不够清楚.

这个游戏是用ICCAVR编译的,KS0108液晶屏,19264的,共有12关,难度是递增的,可以选关玩,每过一关会有一个祝福语,目前还在调试阶段,先传一部分上来.图片是用手机拍的,不够清楚.
https://www.eeworm.com/dl/648/361264.html
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VHDL/FPGA/Verilog Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGH

Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift ...
https://www.eeworm.com/dl/663/361747.html
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VHDL/FPGA/Verilog Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGH

Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift ...
https://www.eeworm.com/dl/663/361749.html
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