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VHDL/FPGA/Verilog 这是CAN总线控制器的IP核
这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。
VHDL/FPGA/Verilog 华为内部的FPGA设计培训教程
华为内部的FPGA设计培训教程，详细阐述了设计流程图、Verilog HDL设计、逻辑仿真、逻辑综合。对大家的学习一定有帮助的。
VHDL/FPGA/Verilog 此实验例程适用于Actel Flash架构的ProASIC3/E系列FPGA
此实验例程适用于Actel Flash架构的ProASIC3/E系列FPGA，适合于FPGA及Verilog HDL的初学者，配套EasyFPGA030开发套件。
VHDL/FPGA/Verilog 60秒秒表设计
60秒秒表设计，可暂停和分段计数等，所有功能是利用verilog HDL来描述，最后下载到CPLD/FPGA才能运行。
VHDL/FPGA/Verilog 本例是关于卷积码的一个简单算法
本例是关于卷积码的一个简单算法，用verilog HDL语言编写，整个文档包括了产生卷积的整个工程。
VHDL/FPGA/Verilog DW8051单片机的设计
DW8051单片机的设计，用HDL设计，详细的HDL设计
VHDL/FPGA/Verilog FIFO 源程序
FIFO 源程序，verilog HDL实现，自己验证过，没问题
电子书籍 The emphasis of this book is on real-time application of Synopsys tools, used to combat various pro
The emphasis of this book is on real-time application of Synopsys tools, used
to combat various problems seen at VDSM geometries. Readers will be
exposed to an effective design methodology for handling complex, submicron
ASIC designs. Significance is placed on HDL coding styles,
synthesis and optimi ...
软件设计/软件工程 ImpulseC Codeveloper fft code. This file implements the hardware portion of a 256 sample FFT using a
ImpulseC Codeveloper fft code. This file implements the hardware portion of a 256 sample FFT using a radix-4 algorithm. This implementation demonstrates that results similar to hand-coded HDL can be achieved
using the C language, and without using a low-level style of C code.
VHDL/FPGA/Verilog 设计带进位算术逻辑运算单元
设计带进位算术逻辑运算单元，根据74LS181功能表，用Verilog HDL硬件描述语言编程实现ALU181的算术逻辑运算功能，编辑实验原理图，在算术逻辑单元原理图上，将其扩展为带进位的算术逻辑运算单元，对其进行编译，并设计波形对其进行仿真验证，最后下载验证 ...