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技术资料  cadence allegro教程.

中兴EDA手册cadence allegro 15.2教程

https://www.eeworm.com/dl/875640.html

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技术资料  synopsis ICC文档

基于synopsis EDA tool的ICC user guide

https://www.eeworm.com/dl/965538.html

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synopsis 文档

VHDL/FPGA/Verilog EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位

EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻 ...

https://www.eeworm.com/dl/663/320690.html

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UART EDA CLK 实验

其他书籍  FPGAcpld结构分析 pga的EDA设计方法 fpga中的微程序设计复杂可编程逻辑器件cpld专题讲座(Ⅴ)──cpld的应用和实现数字逻一种使用fpga设计的DRAM控制器用cpld器件实

FPGAcpld结构分析 pga的EDA设计方法 fpga中的微程序设计复杂可编程逻辑器件cpld专题讲座(Ⅴ)──cpld的应用和实现数字逻一种使用fpga设计的DRAM控制器用cpld器件实现24位同步计数器的设计

https://www.eeworm.com/dl/542/467714.html

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cpld fpga FPGAcpld DRAM

VHDL/FPGA/Verilog 本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲

本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL（或AHDL）源程序。该设计的正确性已通过硬件实验得到验证。 ...

https://www.eeworm.com/dl/663/471162.html

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FPGA PLUS MAX CPLD

教程资料  使用FPGA进行开发的简易教程

this a book about cpld fpga developmen,it is very useful for eda development

https://www.eeworm.com/dl/fpga/doc/18457.html

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FPGA 教程

技术资料  智力抢答器

EDA的智力抢答器关于verilog hdl

https://www.eeworm.com/dl/933929.html

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抢答器

技术资料  Quartus操作

quartusⅡ操作简单介绍，quartusⅡ可以用于EDA

https://www.eeworm.com/dl/944325.html

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Quartus 操作

技术资料  FPGA论文40

EDA工具如何应对FPGA设计中的多重挑战。。。。。。。。。。。。。。。。

https://www.eeworm.com/dl/967524.html

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FPGA 论文

VHDL/FPGA/Verilog A/D采样控制模块设计 A/D采样控制模块负责控制外部ADC0809芯片多路模拟输入量的选通以及实现对A/D采样过程的合理控制。此部分的设计根据《EDA技术与VHDL》P211——P212的例8

A/D采样控制模块设计 A/D采样控制模块负责控制外部ADC0809芯片多路模拟输入量的选通以及实现对A/D采样过程的合理控制。此部分的设计根据《EDA技术与VHDL》P211——P212的例8-2编写，所不同的是这里将书中“ADDA<=1”的赋值语句改为“ADDA <=EN”，EN是所设置的输入按键用来控制INO与IN1间的通道选择。 ...

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0809 VHDL P211 P212

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