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VHDL/FPGA/Verilog 串行通信实验
串行通信实验，设置波特率为9600或19200。在计算机断电的情况下，将实验板的串行接口线接到计算机的RS232接口上，计算机通过RS232接口向实验板发送数据，实验板应该能够正确接收到这些数据，并且将接收到的数据显示到实验板的数码管上；当按下实验板的按键时，将接收到的数据正确地发给计算机。 ...
编译器/解释器 一． 实验目的 设计
一． 实验目的
设计，编制并调试一个语法分析程序，加深对语法分析原理的理解。可以编译c语言的基本结构，包括循环嵌套和条件嵌套。
二． 实验的输入输出
(1) 执行程序时，可输入源程序的路径，如果输入为空的话，将会编译默认的源程序“./input.dat”
(2) 如果编译发现有错误，则会输出错误行数，并在结束编译时输出“Comp ...