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CPU 的查询结果
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可综合的VerilogHDL设计实例:
---简化的RISC 8位CPU设计简介---
VHDL/FPGA/Verilog A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真
A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真,并可以用synplify进行综合。
单片机开发 这是一个GPS接收模块的RMC数据提取代码 使用AVR作为CPU
这是一个GPS接收模块的RMC数据提取代码
使用AVR作为CPU,使用C语言编写。
通过串口回传显示
其他 SD card controller can just read data using 1 bit SD mode. I have written this core for NIOS2 CPU,
SD card controller can just read data using 1 bit SD mode.
I have written this core for NIOS2 CPU, Cyclone, but I think it can works
with other FPGA or CPLD. Better case for this core is SD clock = 20 MHz and
CPU clock = 100 MHz (or in the ratio 1:5). If you have a wish you can achieve this core.
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