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采用c语言对8**8图像进行离散傅立叶变换，实现对图像压缩处理
VHDL/FPGA/Verilog //led.v /*------------------------------------- LED显示模块：led(CLK,AF,ADDR,DATA) 功能： 显示 注意事项： 8位L
//led.v
/*-------------------------------------
LED显示模块：led(CLK,AF,ADDR,DATA)
功能： 显示
注意事项： 8位LED
参数： CLK:扫妙时钟输入，推荐1kHz
AF:数码管输出，a～h
ADDR:数码管选择位数出，0~2
DATA:显示数据输入0~9999 9999
编写人： 黄道斌
编写日期： 2006/07/13
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VHDL/FPGA/Verilog 一个用VHDL完成的8位数显的16进制的频率计
一个用VHDL完成的8位数显的16进制的频率计
单片机开发 系统can地址为550,用于can系统测试,应用T0定时器每隔1s向can总线发送一组数据:数据长度为8个字节, 首字节为05H,第二个字节为累加变量,每秒钟数值增加1,
系统can地址为550,用于can系统测试,应用T0定时器每隔1s向can总线发送一组数据:数据长度为8个字节,
首字节为05H,第二个字节为累加变量,每秒钟数值增加1,