搜索结果
找到约 79 项符合
504 的查询结果
按分类筛选
VHDL/Verilog/EDA源码 SDRAM读写控制的实现与Modelsim仿真
软件开发环境：ISE 7.1i
硬件开发环境：红色飓风II代－Xilinx版
1. 本实例用于控制开发板上面的SDRAM完成读写功能；
先向SDRAM里面写数据，然后再将数据读出来做比较，如果不匹配就通过LED变亮显示出来，如果一致，LED就不亮。
2. part1目录是使用Modelsim仿真的工程；
3. part2目录是在开发版上面验证的工程；
2.1. ...
VHDL/Verilog/EDA源码 基于FPGA的中值滤波Verilog程序
运用Verilog语言来实现在FPGA的中值滤波
VHDL/Verilog/EDA源码 基于vhdl的移位寄存器设计
16位带有并行预置功能的右移移位寄存器，CLK1是时钟信号， LOAD是并行数据使能信号，QB是串行输出端口
VHDL/Verilog/EDA源码 verilog大量源程序
verilog大量源程序，希望对大家有所帮助。。。。。。
VHDL/Verilog/EDA源码 SDRAM 控制器
基于FPGA对sdram控制器的设计VERILOG语言
VHDL/Verilog/EDA源码 FIFO FPGA
异步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本设计介绍解决这一问题的一种方法。本设计采用VHDL语言的形式，在Quartu ...
VHDL/Verilog/EDA源码 基于VHDL波形信号发生器
基于VHDL波形信号发生器,含有quartus工程文件。可以直接运行。
VHDL/Verilog/EDA源码 基于Verilog的SRAM读写控制
基于Verilog hdl语言的SRAM读写控制
VHDL/Verilog/EDA源码 数字时钟
vhdl实现数字时钟功能，整点报时，闹钟等功能
VHDL/Verilog/EDA源码 stm32f103c8t6
stm32f103c8t6原理图，封装，PCB