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DSP编程  设计一数字频率计

设计一数字频率计，其技术要求如下： (1) 测量频率范围：1Hz~100kHz。 (2) 准确度Dfx/fx&pound ± 2%。 (3) 测量信号：方波，峰峰值为3V~5V。

https://www.eeworm.com/dl/516/129680.html

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matlab例程  利用matlab仿真系统的响应

利用matlab仿真系统的响应，通过对系统的反馈参数的设计比较其输出的不同，并且分析其稳定性。

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VHDL/FPGA/Verilog 讲述了dds直接数字频率合成的基本原理

讲述了dds直接数字频率合成的基本原理，同时用ＶＨＤＬ语言编写dds原代码用于生成正弦波，并在ISE开发平台进行仿真和MATLAB验证正弦波输出结果

https://www.eeworm.com/dl/663/130062.html

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其他嵌入式/单片机内容  用单片PLD实现数显频率计的应用,用单片PLD实现数显频率计的应用

用单片PLD实现数显频率计的应用,用单片PLD实现数显频率计的应用

https://www.eeworm.com/dl/687/130181.html

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生物技术  具有带通选择性的ICA算法可以改善对于带通时间序列的分离以及对于周期性脑功能响应信号的提取. 因此本文提出的方案可将被估计信号, 如:周期性响应信号以及具有平滑空间分布的脑功能激活区, 的先验特性以特

具有带通选择性的ICA算法可以改善对于带通时间序列的分离以及对于周期性脑功能响应信号的提取. 因此本文提出的方案可将被估计信号, 如:周期性响应信号以及具有平滑空间分布的脑功能激活区, 的先验特性以特征选择的方式加入ICA算法用以提高对此类信号的估计 ...

https://www.eeworm.com/dl/670/131018.html

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VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿

PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF

https://www.eeworm.com/dl/663/131276.html

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人工智能/神经网络  基于ELMAN神经网络对阶跃响应动态进行补偿也可以举一反三的运用于ELMAN网络的其他应用

基于ELMAN神经网络对阶跃响应动态进行补偿也可以举一反三的运用于ELMAN网络的其他应用

https://www.eeworm.com/dl/650/131562.html

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生物技术  基于SPCE061的语音（乐音）辨识研究分析自己声音的频率数

基于SPCE061的语音（乐音）辨识研究分析自己声音的频率数

https://www.eeworm.com/dl/670/134508.html

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文章/文档  估计脉冲响应程序

估计脉冲响应程序，课程设计项目，类似试验报告，包括全部源程序代码，vc实现。

https://www.eeworm.com/dl/652/134772.html

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串口编程  YMODEM的原始码本地机使用ATDT命令拨号,远程机设为自动响应方式

YMODEM的原始码本地机使用ATDT命令拨号,远程机设为自动响应方式

https://www.eeworm.com/dl/624/134869.html

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