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DSP编程 设计一数字 频率计

设计一数字 频率计,其技术要求如下: (1) 测量频率范围:1Hz~100kHz。 (2) 准确度Dfx/fx&pound ± 2%。 (3) 测量信号:方波,峰峰值为3V~5V。
https://www.eeworm.com/dl/516/129680.html
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VHDL/FPGA/Verilog 讲述了dds直接数字频率合成的基本原理

讲述了dds直接数字频率合成的基本原理,同时用VHDL语言编写dds原代码用于生成正弦波,并在ISE开发平台进行仿真和MATLAB验证正弦波输出结果
https://www.eeworm.com/dl/663/130062.html
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其他嵌入式/单片机内容 用单片PLD实现数显频率计的应用,用单片PLD实现数显频率计的应用

用单片PLD实现数显频率计的应用,用单片PLD实现数显频率计的应用
https://www.eeworm.com/dl/687/130181.html
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系统设计方案 本文从信号量、管程和消息传递三个方面讨论了进程间的同步问题

本文从信号量、管程和消息传递三个方面讨论了进程间的同步问题,并分别给出了关于生产者/消费者问题的解决算法,最终还分析了以上三种方法的优缺点。
https://www.eeworm.com/dl/678/130457.html
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人工智能/神经网络 三维人脸动画的合成:利用数据挖掘和语音驱动(解决了语音和动画的同步)

三维人脸动画的合成:利用数据挖掘和语音驱动(解决了语音和动画的同步)
https://www.eeworm.com/dl/650/130744.html
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VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿

PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF
https://www.eeworm.com/dl/663/131276.html
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微处理器开发 通过I/O模同步串口与74HC595进行连接

通过I/O模同步串口与74HC595进行连接,控制74HC595驱动LED数管显示
https://www.eeworm.com/dl/655/132149.html
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单片机开发 数字波形发生器,能够产生同步的几个方波.

数字波形发生器,能够产生同步的几个方波.
https://www.eeworm.com/dl/648/132459.html
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其他 一个用于服务器与各客户端进行时间同步的源码.

一个用于服务器与各客户端进行时间同步的源码.
https://www.eeworm.com/dl/534/134220.html
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生物技术 基于SPCE061的语音(乐音)辨识研究分析自己声音的频率数

基于SPCE061的语音(乐音)辨识研究分析自己声音的频率数
https://www.eeworm.com/dl/670/134508.html
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