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Jsp/Servlet 实验 1 包的使用与访问控制 ( l ）理解 Java 包的组织结构； ( 2 ）学会编写带有包结构的程序； ( 3 ）掌握包结构下的成员访问控制。 实验 2 接口的实现与运用 ( l
实验 1 包的使用与访问控制
( l ）理解 Java 包的组织结构；
( 2 ）学会编写带有包结构的程序；
( 3 ）掌握包结构下的成员访问控制。
实验 2 接口的实现与运用
( l ）学习如何定义接口；
( 2 ）掌握接口的实现方式：
( 3 ）使用实现了接口的类；
( 4 ）理解接口与抽象类的区别。
实验 3 除数为零异常
( l ）掌握基本 ...
汇编语言 可以调节分和小时（只能加）
可以调节分和小时（只能加），不知道在硬件上可不可以实现上电复位，反正在仿真的时候不行，所以设置了一个清零端
在这里附上我的报告（里面有详细的设计原理及过程）和原文件，还望大家指点，交流：
加密解密 加密的步骤 1) 计算N的有效位数tn（以字节数计）
加密的步骤
1) 计算N的有效位数tn（以字节数计），将最高位的零忽略掉，令tn1＝tn－1。比如N＝0x012A05，其有效位数tn＝5，tn1＝4。
2) 将明文数据A分割成tn1位（以字节数计）的块，每块看成一个大数，块数记为bn。从而，保证了每块都小于N。
3) 对A的每一块Ai进行Bi＝Ai^E MOD N运算。Bi就是密文数据的一块，将所有密文 ...
VHDL/FPGA/Verilog 秒表的逻辑结构比较简单
秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。
秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共 ...
VHDL/FPGA/Verilog 存储器模块生成
存储器模块生成，采用16位数据总线，5位读写地址总线，异步清零！
单片机开发 （1） 不同情况具有不同的收费标准。 l 白天 l 晚上 l 途中等待（>10min 开始收费） （2） 能进行手动修改单价 （3） 具有数据的复位功能 （4） IO 口分配的简易要
（1） 不同情况具有不同的收费标准。
l 白天
l 晚上
l 途中等待（>10min 开始收费）
（2） 能进行手动修改单价
（3） 具有数据的复位功能
（4） IO 口分配的简易要求
l 距离检测使用霍尔开关A44E
l 白天/晚上收费标准的转换开关
l 数据的清零开关
l 单价的调整（最好使用&#147 ＋&#148 和&#147 －&#148 按键）
（5） 数据输 ...
其他书籍 DEELX 正则表达式引擎（v1.2） DEELX 是一个在 C++ 环境下的与 Perl 兼容的正则表达式引擎。是 RegExLab 开展的一个研究开发项目。 基本特点： 支持与 Perl
DEELX 正则表达式引擎（v1.2）
DEELX 是一个在 C++ 环境下的与 Perl 兼容的正则表达式引擎。是 RegExLab 开展的一个研究开发项目。
基本特点：
支持与 Perl 兼容的正则表达式语法。
支持 IGNORECASE, SINGLELINE, MULTILINE 等常见匹配模式。
兼容性强，能在 vc6, vc7, vc8, gcc, Turbo C++ 等大多数 C++ 环境编译。
支 ...
单片机开发 zigbee的入门资料
zigbee的入门资料，《从零开始学习ZStack教程》