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锁相环 的查询结果
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VHDL/FPGA/Verilog 数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比
数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。
电子书籍 介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁 相环采用了N 先于M 环路滤波器
介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁
相环采用了N 先于M 环路滤波器，可以达到滤除噪声干扰的目的。文中讲述了这种全数字锁相环的结构和工作原理，提出了各单元电路的设计和实现方法，并给出了关键部件的VHDI 代码，最后用FPGA 予以实现。 ...
matlab例程 在MATLAB环境下
在MATLAB环境下，对全数字锁相环的仿真，分析锁相环的性能参数
工控技术 基于CD4046的新型频率跟踪移相PWM控制电路研究_王跃球
锁相环设计相关资料
技术资料 Phaselock Techniques_3rd.Edition.F.M.Gardner
作者是20世纪3个锁相环大师之一，系统全面的讲解锁相环的知识，巨著！
电源技术 MM74HC4046在电压型逆变器中的设计与优化
针对通用锁相环频率特性中高频部分线性不足的问题，对锁相环进行了改进。通过对MM74HC4046锁相环内部结构的分析，提出了一种锁相环频率特性的优化，设计出扩展压控振荡器的频率范围和改善其控制电压的电路。通过实验验证，优化后的锁相环频率特性线性度和稳定性都有了很大的改善，使得锁相环电路有更广泛的应用和很强的实用 ...
C/C++语言编程 基于MATLAB的PLL仿真程序
二阶锁相环的仿真
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定
PLL是数字锁相环设计源程序,
其中, Fi是输入频率(接收数据),
Fo(Q5)是本地输出频率.
目的是从输入数据中提取时钟信号(Q5),
其频率与数据速率一致,
时钟上升沿锁定在数据的上升和下降沿上；
顶层文件是PLL.GDF