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学术论文 应用于十万门FPGA的全数字锁相环设计

在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。 为了消除FPGA芯片内的时钟延时， ...
https://www.eeworm.com/dl/514/13062.html
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模拟电子 基于ADF4111的锁相环频率合成器设计

为得到性能优良、符合实际工程的锁相环频率合成器，提出了一种以ADI的仿真工具ADIsimPLL为基础，运用ADS（Advanced Design System 2009）软件的快速设计方法。采用此方法设计了频率输出为930~960 MHz的频率合成器。结果表明该频率合成器的锁定时间、相位噪声以及相位裕度等指标均达到了设计目标。 ...
https://www.eeworm.com/dl/571/20485.html
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教程资料 基于FPGA的数字三相锁相环的优化设计

数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确 ...
https://www.eeworm.com/dl/fpga/doc/32702.html
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可编程逻辑 基于FPGA的数字三相锁相环的优化设计

数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确 ...
https://www.eeworm.com/dl/kbcluoji/40355.html
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通讯/手机编程 用软件锁相环解调QPSK的simulink仿真,希望有帮助

用软件锁相环解调QPSK的simulink仿真,希望有帮助
https://www.eeworm.com/dl/527/194511.html
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中间件编程 数字锁相环的源代码。用硬件编程语言VHDL编写。

数字锁相环的源代码。用硬件编程语言VHDL编写。
https://www.eeworm.com/dl/682/232417.html
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单片机开发 飞斯卡尔8位单片机的锁相环工作

飞斯卡尔8位单片机的锁相环工作，使单片机载外部晶振为32.768KHZ时，通过编程使总线频率为8M
https://www.eeworm.com/dl/648/236040.html
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单片机开发 一个程控锁相环PLL程序,可以设定频率,步进

一个程控锁相环PLL程序,可以设定频率,步进
https://www.eeworm.com/dl/648/239594.html
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汇编语言 c8051f120实现锁相环程序供你参考

c8051f120实现锁相环程序供你参考
https://www.eeworm.com/dl/644/257542.html
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文件格式 数字锁相环mb1504驱动程序和应用图纸

数字锁相环mb1504驱动程序和应用图纸
https://www.eeworm.com/dl/639/315353.html
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